GTX960
-> 중고로 15만..
태왕2 600W
-> 헉.. 태왕이라니.. 뻥파워인가?!
조이트론 cyvox
-> 중고도 없지만 1만원 선
GTX960은 1080 케이스에 들어있어서 순간 설렜네 ㅋㅋㅋ
개인적으로 가장 마음에 드는건 조이스틱 ㅋㅋㅋㅋ
근데.. 전기도 많이 먹고 그래서 부담...
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상태 모니터 보니
아래녀석의 PID가 미친듯이 하드를 긁어대서
이걸 끄니 좀 컴퓨터가 정상작동하네
intel 스펙터/멜트다운 패치가 이제 되어서 그런가 싶기도 한데
머가 원인인진 모르겠네..
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드라이버 깔기전
드라이버 설치 후
[링크 : http://www.joytron.co.kr/product_view.php3?kind=6&skind=0&f_num=225]
[링크 : http://www.joytron.co.kr/board_view.php3?idx=pds&f_num=658]
+
에뮬게임 설정
결론은.. 게임별로 설정하거나 joy2key 써라?
[링크 : http://www.joytron.co.kr/board_view.php3?idx=faq&s_kind=&f_page=1&s_keyword=&f_num=669]
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#을 여러군데서 써서.. -_-
다른 의미를 지닌 같은 token이라니.. 언어 개발자를 때려주고 싶네!!!
1. DELAY
#는 delay의 용도로 쓰이는데, 단위는 ns이다
단위는 timescale에서 설정한 단위를 따른다.
+
2018.04.13
딜레이에는 세가지 설정이 가능하다
관성지연(inertial) - 캐피시턴스 특성 시뮬레이션, 프리미티브 게이트 전파지연 모델링에 사용
- # (rise, fall, turnoff) 세가지 값 설정가능
전달지연(transport = net) - 전기가 전달되는 속도 한계로 인한 시간 지연 시뮬레이션
정규지연(regular) - ???
[링크 : https://blog.naver.com/beahey/90166877125]
[링크 : http://content.inflibnet.ac.in/.../33-7-LM-V1-S1__delay_modeling.pdf]
Explicit Time Delay
#5 // dealy 5ns # 10; // wait 10 ns; |
Explicit Propagation Delay
w <= #4 a ^ b; x <= #5 b | c; |
[링크 : http://ee.usc.edu/~redekopp/ee457/slides/EE457Unit1b_VerilogDiscussion.pdf]
2. 모듈 초기화 인자
[링크 : http://home.mit.bme.hu/~rtamas/DigitalDesign2/Verilog_Intro_part1_print4.pdf]
module-name #(parameter-assignment) instance-name (module-terminal-list) ; |
| Verilog initial (1) | 2018.04.12 |
|---|---|
| Verilog =, ==, === (0) | 2018.04.10 |
| encrypted Verilog (0) | 2018.02.03 |
| verilog module instantiate (0) | 2018.01.26 |
| verliog module 선언 (0) | 2018.01.25 |
Quartus 2에 내장된 기능으로
미리 만들어 진 템플릿을 통해 더 효율적으로 HDL을 생성할 수 있다고 한다.
문서 편집기의 아무곳에서 우클릭을 하면 "Insert Template" 를 볼 수 있는데
모듈 단위로 미리 짜여진 코드들이 쭈루룩 뜨게 된다.
그나저나 못보던 문법들이 보이네.. ㅠㅠ
12 Recommended HDL Coding Styles
[링크 : https://www.altera.com/en_US/pdfs/literature/hb/qts/qts-qps-5v1.pdf] 810page
| fpga clocked video (0) | 2018.03.19 |
|---|---|
| multiport memory controller (0) | 2018.03.19 |
| de0-nano virtual serial (0) | 2018.02.28 |
| fpga uart echo (0) | 2018.02.28 |
| sopc builder -> qsys -> platform designer (2) | 2018.02.26 |
집에 가는 길에 꼭 끊어지는 구간이 있는데
거길 지나고 다시 하려고 하니
어라? 원래 열려던 페이지 대신에 다른게 나오네
도대체 어떻게 된거지 -ㅁ-?
이거 KT 전매특허 주소 바꿔치기 기술 적용한 광고인가?
(예전 공유기 사용 감지하던 그 기술?)
아무튼 요즘 상태가 영 안좋아서 조금 혹하긴 한데..
지금 만원에서 1.5만원대로 오를거 같네
그럼 LTE egg가 낫지 이건 머
[링크 : http://changeup.wibro.kt.com/pop/notice.do?DSID=acr21.samsung.co.kr;1519985407;19926;0000292367]
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미투 운동에 대해서 우려하는 점 중에 하나가
사람 셋이면 없던 호랑이도 만든다고 했던 속담처럼
증언에 의해서 (즉, 몇사람이 입만 맞추면 없던 죄도 만들어 짐) 진행된다는 점과
미투외치는 사람은 하나의 피해도 없이 비공개/익명으로
상대방을 완벽하게 사회적으로 죽일 수 있다는 점이다.
미투의 악용이라는 점에서 그 파괴력이 너무 크기에 주의해야 하는데
미투를 못하게 하는 법으로 명예훼손 죄라던가, 무고죄가 있고
그걸 없애야 한다는 정말 말도 안되는 소리를 자꾸 하는데
댓글들의 분위기를 보니 대한민국의 미래가 안보인다.
그나마 제대로 된 댓글 하나 건진 듯?
[링크 : http://1boon.daum.net/mk/5a9613f66a8e5100010bea2d]
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또 망할(?) 그녀들의 공감폭력인가?
공감하지 않으면 미투하지 않을테니 넌 흉자다 이런 논리?
여자라면 미투를 해야 한다 인가?
일단 기사내용을 보면 기자가 제목을 잘 못 뽑았는데
여배우는 말하려고 했으나 관계자가 제제했다고 하는데
해당 연극에 대한 논란이 이는 걸 미연에 방지하는 것일 수도 있는데
전반적으로 그 관계자가 미투 당할 일을 한 놈일것이다로 여론이 가서 참 웃기다.
아이비는 '미투'에 답하지 못했다
여성 중심 뮤지컬 '레드북'
흥행 도움은 OK.. '미투' 운동은 NO
민감 반응.. 이해하기 어려워
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quartus_stp를 이용해
USB Blaster의 JTAG 시리얼을 이더넷을 통해 볼 수 있도록 하는 내용
verilog 코드는 좀 분석을 해봐야 겠다.
[링크 : http://idlelogiclabs.com/2014/07/12/virtual-com-port-connection-de0-nano-vj-uart/]
+
2018.03.03
내부적으로 vtag모듈은 sld_virtual_jtag 이라는 모듈을 사용하는데
검색을 해보니 altera megafunction 이네..
sld_virtual_jtag sld_virtual_jtag_component ( .ir_out (ir_out), .tdo (tdo), .virtual_state_cir (sub_wire0), .virtual_state_pdr (sub_wire1), .ir_in (sub_wire2), .tdi (sub_wire3), .virtual_state_udr (sub_wire4), .tck (sub_wire5), .virtual_state_e1dr (sub_wire6), .virtual_state_uir (sub_wire7), .virtual_state_cdr (sub_wire8), .virtual_state_e2dr (sub_wire9), .virtual_state_sdr (sub_wire10) // synopsys translate_off , .jtag_state_cdr (), .jtag_state_cir (), .jtag_state_e1dr (), .jtag_state_e1ir (), .jtag_state_e2dr (), .jtag_state_e2ir (), .jtag_state_pdr (), .jtag_state_pir (), .jtag_state_rti (), .jtag_state_sdr (), .jtag_state_sdrs (), .jtag_state_sir (), .jtag_state_sirs (), .jtag_state_tlr (), .jtag_state_udr (), .jtag_state_uir (), .tms () // synopsys translate_on ); |
[링크 : https://www.altera.com.cn/content/dam/altera-www/global/zh_CN/pdfs/literature/ug/ug_virtual_jtag.pdf]
| multiport memory controller (0) | 2018.03.19 |
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| fpga uart echo (0) | 2018.02.28 |
| sopc builder -> qsys -> platform designer (2) | 2018.02.26 |
| Nios II / Floating Point Hardware 2 (0) | 2018.02.26 |
AVR 할때도 해봤던 예제인데..
이걸 하면 좀 이해가 될 듯?
FPGA를 통해서 UART를 구현하고 데이터를 내부적으로 받아서 다시 보내주는 역활을 하는데
대충 보니.. 결국은 state machine으로 구현되서 내부적으로
프로그램 로직이 작동을 해야만 하는 듯..
FPGA란게 원래 그런건가..?
[링크 : https://github.com/FPGAwars/FPGA-peripherals/tree/master/uart-rx/examples/echo]
| quartus 2 insert template (0) | 2018.03.03 |
|---|---|
| de0-nano virtual serial (0) | 2018.02.28 |
| sopc builder -> qsys -> platform designer (2) | 2018.02.26 |
| Nios II / Floating Point Hardware 2 (0) | 2018.02.26 |
| quartus 2 Block Diagram/Schematic 으로 설계하기 (4) | 2018.02.20 |
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