embeded/FPGA - ALTERA2018. 4. 16. 20:19

어라.. vivado 처럼

핀.설정 하나도 안해도 합성이 되네?!

vivado 만의 특색인줄 알았는데

terasic에서 de0-nano용으로 생성되는 프로젝트만 열어서 하다보니

생각도 못했네 -ㅁ-


+

2018.04.17

pin planner도 xlinx의 것 처럼

먼저 빌드 하고 추가로 핀을 할당해주면 된다.



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Posted by 구차니
Programming/Verilog2018. 4. 16. 13:53

User Defined Primitive 의 약자인데

(UDP는.. TCP/IP 친구 아님 ㅋ 얜 User Datagram Protocol)


UDP는 primitive가 들어가듯

AND OR 같은 근원적인 게이트를 사용자가 지정하는 것이다.


그래서 문법이 미묘하게 다른데

module 대신 primitive로 선언하고


table - endtable에서 

input에 대한 output을 정의한다.


  1. primitive compare(out, in1, in2);
  2. output out;
  3. input in1,in2;
  4.  
  5. table
  6. // in1 in2 : out
  7. 0 0 : 1;
  8. 0 1 : 0;
  9. 1 0 : 0;
  10. 1 1 : 1;
  11. endtable
  12. endprimitive

[링크 : http://referencedesigner.com/tutorials/verilog/verilog_11.php]

[링크 : http://hizino.tistory.com/entry/Verilog-UDP-userdefined-primitve]


단, 10개 입력에 1개의 출력에 한해서만 사용이 가능하며

양방향 포트에 대해서는 선언이 불가능하다(그러니까 AND,OR 게이트 같은 단방향, 출력 1개인 녀석 정의)

UDP ports rules


  • An UDP can contain only one output and up to 10 inputs.
  • Output port should be the first port followed by one or more input ports.
  • All UDP ports are scalar, i.e. Vector ports are not allowed.
  • UDPs can not have bidirectional ports.
  • The output terminal of a sequential UDP requires an additional declaration as type reg.
  • It is illegal to declare a reg for the output terminal of a combinational UDP

[링크 : http://www.asic-world.com/verilog/udp1.html]

[링크 : http://verilog.renerta.com/source/vrg00055.htm]



근데 그러고 보니.. UDP와 module의 차이가 멀까?

LUT를 통해 구현하는 현대 FPGA의 특성을 100% 사용하기 위한 구문이라서

구현에 있어서 단일 LUT를 소모하냐 아니면 LE를 소모하냐의 차이가 있는 걸려나?

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Posted by 구차니

일단은 전자신문에서 열심히 뉴스를 때려대는데


한 관계자는 “한국당이 이제라도 산업계 얘기를 청취하려는 것은 다행이지만 여당 의원들은 이미 1년 전에 관련 법안을 발의한 상태이고, 행정부 역시 개정안 입법 예고까지 마쳤다”면서 “야당이 이 사안을 너무 안이하게 대처했다”고 꼬집었다.

[링크 : http://news.naver.com/main/read.nhn?mode=LPOD&mid=sec&oid=030&aid=0002699276]


반도체 업계 관계자는 “해당 자료가 만약 중국으로 유출되면 단숨에 따라잡히게 될 것”이라고 우려했다.

[링크 : http://v.media.daum.net/v/20180410180008152]


솔찍히 딱 드는 생각이

한국당에서 반대하는 이유가 반도체로 유명한 모 업체와의 연관때문이 아닐까? 라는 생각이 든다.

솔찍히 전자신문 자체도 그 업체에 대해 상당히 온순하게 기사를 쓰는 편이기도 하고


아무튼, 반도체 업계 관졔자는 어쩌구 라는 발언에서 떠오른 건 이거 하나 뿐

[링크 : http://www.sharps.or.kr/] 반올림 공식 홈페이지


읽어보려고 눈에 유독 안들어와서 전문 읽기는 일단 패스~

[링크 : http://www.law.go.kr/법령/산업안전보건법]



+

"oo 망하면 대한민국 망한다" 소리도 지겹도록 듣는데

회사 하나 망한다고 나라가 망하면, 그딴 나라 따윈 망해야 하지 않을까?


+

물론 기업 비밀이라던가, 국가 기밀 측면에서 정말 저 기사에서 나온 내용대로

국가가 그정도 민감한 정보를 다 요구하는지 법안 전문을 읽어 볼 필요는 있어 보인다.

MSDS의 경우에는 대부분의 대기업들이 하청업체들에게 다 요구하는 거고

회로도나 절차서 모두를 이미 요구를 하고 있다.


대기업이 갑에서 을로, 국가가 갑이 되는 것 외에는

솔찍히 지금 하던 것과 무슨 차이가 있는 걸까? 싶기도 하다.



+

솔찍히 저번에 국가기술 유출하고 2억인가 받는 그 기술자 관련한 기사인줄 알았는데...


+

자한당이 이렇게 기업들 등에 업고 난리치는거 보니

총선 다가오니 경제가 위험합니다 메시지로 여당 흔들기 전술로 밖에 안보인다.

Posted by 구차니

원래 10,830원인데

1일 부터 23일까지 해서 일할청구되어 7640원 내야 함

그리고.. 새로운 녀석은 또 언제 청구서가 오려나 모르겠네?



+ 가입하고 확인

월정액은 23일부터 31일 까지 약 8일간이고

그런 이유로 16500 * 8 / 31 = 4258로 계산되는 듯?

그러니 역으로 계산해보면 다음달에는 USIM 발급비 8,800원 빠지고

월정액 금액 다 되서 11,000 청구 될 듯 하다.


결론은.. 19,630 내야 하고 그 중에 USIM은 8800

총 10,830원의 비용을 내는 셈이 되는 듯 하다.(USIM값 빼면 예전 비용 그대로네)



---

엥???

근데 왜 내 kt계정이 사라졌지?!?!



+

상담원 이리저리 돌려져서 전화해보니

1. kt00000000 는 wibro 전용 계정, wibro 탈퇴되면서(lte egg+로 갔으니) 사라짐

2. olleh에서 kt로 바뀌었음

3. kt 계정없으니 가입해야 함

라는 결론


그리고 이 망할 lte egg+에서 자꾸 문자가 오는데

확인을 해보니

60% 80% 100% 총 3번에 대해서 문자가 온다고 한다.

소진 이후에는 사용이 막히고

데이터 추가 제공된 100G는 소진 알림이 없고

고객센터 문의하여 남은 용량 문의하거나

월정액 용량 다 쓰고 막히면 추가 데이터 다 쓴거라고 생각하면 된다고(뭐?)


kt 가입해보니 포인트 남아도니.. 아내에게 양도를 해주면 좋아하려나?


음.. 날짜로 봤을때는 wibro에서 lte egg+로 갈아타면서 5만점 준 듯?


[링크 : http://furrow6.tistory.com/217]

Posted by 구차니

특정 업체 광고 의도없음

마트 다녀오는 길에 새가 무언가를 자꾸 쪼아대서 먼가해서 봤더니 

애꿎은 냥이 ㅋㅋ


근데 쪼는데고 가만 있어서 죽은건가 보는데 또 그건 아님



Posted by 구차니

본드대신 그걸로 바르는 부모님.. ㄷㄷ


그나저나 본인들이 예전에 벽지도 다해왔고 그랬다고

잘한다고 우기시고는...

창고에 아주.. 토막토막을 내버리셨네 

전반적으로 귀찮아서 세로로 하려고 했는데 ㅠㅠ



아무튼 실리콘 넉넉히 발라주니 나름 잘 붙는듯..

그럴거면.. 도대체 왜... 접착식 보온벽지를 산걸까 ㅠㅠ

Posted by 구차니

급하게 붙이려고 하니 안붙네..

시멘트에 바로 붙을리는 없을거 같았지만

막상 시도하니 정말로 안 붙는다 ㅠㅠ


찾아보니 바인더 본드라고

이걸 바르고 부텽야 할지도...

그럼..... 접착식 본드를 산 보람이 없자나 ㅠㅠ


[링크 : https://blog.naver.com/mrdiy/90184500251] 초배지

[링크 : https://blog.naver.com/jongok365/220562707942] 프라이머

[링크 : https://blog.naver.com/mrdiy/220534970060] 실리콘

[링크 : http://madel122.tistory.com/334] 본드

[링크 : http://jtechhouse.com/bbs/board.php?bo_table=qa&wr_id=16] 진리의 805 본드인가..

Posted by 구차니

[2013] 젠더감수성교육 매뉴얼: 지금 시작하는 젠더감수성(PDF)

[링크 : http://www.sisters.or.kr/load.asp?subPage=310.view&idx=96]



체크리스트만 보면 젠더 감수성이 아니라

여자 감수성혹은 여자 편들어 주기 감수성인 느낌?

Posted by 구차니

보험료율 안 올리면.. 국민연금 2055년 고갈

[링크 : http://v.media.daum.net/v/20180413044242728]

>> 솔찍히 원금 다 돌려줄 수 있는 상황이라고 보이지도 않으니

>> 남은 돈이라도 돌려주던가, 아니면 앞으로 내지 않고 폐지하던가 하면 좋겠네

>> 어짜피 우리 세대는 받지도 못할꺼

>> 그리고 웃긴게 타가는걸 줄이면 되지 안내고 받는 사람에 대한 조정이 옳은거 아닌가?

>> 못 받을 사람에게 더 내라니 웃기네


대법 "성희롱, 일반인 아닌 피해자 처지에서 판단해야"

[링크 : http://v.media.daum.net/v/20180413060005266]

>> "우리 사회 전체의 일반적이고 평균적인 사람이 아니라 피해자들과 같은 처지에 있는 평균적인 사람의 입장에서 성적 굴욕감이나 혐오감을 느낄 수 있는 정도였는지를 기준으로 해야 한다는 것"

>> 웃기네. 가뜩이나 성희롱이 피해자 주관에 타인의 시선이나 행위를 판단하게 되어

>> 자기가 의도하지 않은 행동마저 재단하게 되는데

>> 피해자 처지에서 판단이면 당연히 시선강간도 모두 성희롱으로 간주하겠다는 소리나 다름없을 듯

>> 약자는 약자로 있어야 할 이유도 없지만

>> 약자라고 강자 취급을 해서 역으로 깔아 뭉개는 것도 옳지 않은데

>> 피해자 혹은 피해자 라고 주장하는 사람들의 의견이 곧 법이 되는 건 말도 안되는 거 아닌가?


결혼도, 입대도, 공무원도 되는데 왜 선거만 안되나요?

[링크 : http://v.media.daum.net/v/20180413050204911]


남성 아래 여성, 그 아래 청소년..'밀레니엄 베이비'의 참정권

[링크 : http://v.media.daum.net/v/20180413050106875]

>> 청소년에 대한 법적 책임이 어떻게 되어있는진 찾아 봐야겠지만(근데 귀찮..)

>> 물론 저 조항들이 아마도.. 법적 성인을 해석하는 방법이 서로 다르기 때문을 보이는데

>> (성년이 되는 해의 1월 1일 이라던가, 생일이 지난 이후 라던가)

>> 이런식의 법에서 규정하는 차이들을 모두 "생일이 지나면"으로 바꾸면 해결 될지도..

>> 다만 학생이라는 보호된 신분에 대한 역차별도 있고 하니(나이가 어려도 학교 안다니면 청소년 할인 안됨)

>> 조금은 더 신중하게 고려해야 하지 않을까 생각된다.

>> 전교조 정치논리 특정 정당에 불리하다 라던가

>> 정치적 판단능력이라는 관점으로 갖추었네 못 갖추었네도 타당성이 없어 보이고

>> 책임과 의무라는 관점에서 학생이라는, 미성년자라는 이유로 보호받는 것이 사라지고

>> 성인으로서의 의무와 책임을 부과할 것인지를 논의해야 하는 것이 아닐까 생각이 든다.

>> 정치적 경제적 잇점에서 벗어난 중립적인 표가 사회 전체의 옳바름을 향상하는데 도움이 줄 수도 있지만

>> 반대로 사회적 비용을 무시하고 옳다고만 생각해서 뭉개버릴 수도 없는게 현실이다.

>> 꼰대 마인드로 이야기 하면, 한살 더 낮아진다고 안할 놈들이 투표하러 갈까?

>> 그들이 SNS를 통해 오는 정보를 자기 주관을 가지고 독자적으로 판단을 해서 결정을 내린다고

>> 볼 수 있을까? 책임이 면제된 상황에서의 자유가 아닌 방종은 아닐까?

>> 한번쯤은 더 고민해 봐야 하지 않을까 생각 된다.


Posted by 구차니
Programming/Verilog2018. 4. 12. 18:47

개발환경에 따라 다르지만

무시하거나

reset 루틴으로 구현해주거나

(대부분은 시뮬레이션으로만 쓰이고, 무시하는 쪽으로 보임)


[링크 : http://wiki.vctec.co.kr/devboard/fpga/spartan-3a-fpga-gaebalbodeu--elbert/simulation]

[링크 : https://stackoverflow.com/questions/26704552/going-back-to-initial-statement-on-reset-in-verilog]

[링크 : http://referencedesigner.com/blog/verilog-initial-block-synthesis/2396/]

[링크 : http://www.edaboard.com/showthread.php?t=53205]

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