귀찮으니 내일 사진찍어야지..

간만에 자전거 타니 다리가 후덜후덜

25km 좀 잠시 냈다고 돌아올때 쥐날뻔 ㅠㅠ


+


먼가 내용물이 많이 부실해졌네?

그리고 이전에 한번 사용했떤 흰색이라니..


Posted by 구차니

vga 관련 문서를 찾다 보니 구현했는데 안되요~ 라는 말이 있어서 스펙을 좀더 찾아 보는중.

아래는 front porch - sync - back porch - data 순서인데

중간에 문장을 보면.. data 에서만 HSync가 High로 나오고 나머지는 Low로 해주면 될 듯


ParameterValueUnit
Pixel clock frequency25.175MHz[10]
Horizontal frequency31.469kHz
Horizontal pixels640
Horizontal sync polarityNegative
Total time for each line31.778µs
Front porch (A)0.636µs
Sync pulse length (B)3.813µs
Back porch (C)1.907µs
Active video (D)25.422µs

(Total horizontal sync and blanking time = 6.356 µs; equivalent to pixel widths of A = 16, B = 96, C = 48, D = 640 and each complete line = 800)

[링크 : https://en.wikipedia.org/wiki/Video_Graphics_Array]


기존의 아날로그 영상의 경우에는 sync - back porch - data - front porch 순서로 되어있다.

편의상 front - sync - back - data 순서로 하다보니 처음에 sync가 아닌 front가 와서 인식 못하는건 아닐까?

[링크 : https://en.wikipedia.org/wiki/Analog_television#Structure_of_a_video_signal]


+

[링크 : http://www.mcamafia.de/pdf/ibm_vgaxga_trm2.pdf] VGA 표준?


VSync는 가장 첫줄 할때만

[링크 : http://www.ccm.ece.vt.edu:8444/twiki/pub/Main/LectureNotes/23-VGA.pdf]

[링크 : http://www.eng.utah.edu/~cs3710/labs/VGA.pdf]


타이밍 정보

Sync만 보고, porch는 Data에 붙여 버렸네?

[링크 : http://www.epanorama.net/documents/pc/vga_timing.html]


"VGA industry standard" 640x480 pixel mode

Clock frequency 25.175 MHz

Line  frequency 31469 Hz

Field frequency 59.94 Hz


One line

  8 pixels front porch

96 pixels horizontal sync

 40 pixels back porch

  8 pixels left border

640 pixels video

  8 pixels right border

---

800 pixels total per line


One field

  2 lines front porch

  2 lines vertical sync

 25 lines back porch

  8 lines top border

480 lines video

  8 lines bottom border

---

525 lines total per field               


[링크 : https://courses.cs.washington.edu/courses/cse467/00wi/lectures/ppt/VGAinterface.ppt]



+


[링크 : https://timetoexplore.net/blog/arty-fpga-vga-verilog-01]

[링크 : https://github.com/pmezydlo/DE0-Nano-SOC-VGA]


50MHz = 0.02us

[링크 : https://www.unitjuggler.com/convert-frequency-from-MHz-to-%C2%B5s(p).html?val=50]

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Posted by 구차니

국내 출장은 빡셈

하도 긴장하고 몰아서(바람도 심하게 불어서)

팔목 아픈건 안유머. -_-

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Posted by 구차니

VGA Test Pattern Generator 만들기 준비중

일단 핀배열은 다음과 같고..


핀 배열상 어쩔수 없으니 Blue3는 포기(회로도 확인하니 두번째로 작은 비트)

그래서 GPIO1 번의 왼쪽에서 첫 핀은 빼고 연결하도록 일단 구상 중


회로는 공개할 수 없으니 비슷한거 검색해서 걸기!

[링크 : https://electronics.stackexchange.com/...-pattern-to-generate-vga-signal-with-micro-controller]

Posted by 구차니
embeded/FPGA - ALTERA2018. 5. 30. 15:14

DE0-nano에 실습중

일단.. module 선언이 아래 있던 위에있던 상관이 없나 보네..

머가 잘못되서 안되었던건지 모르겠지만 아무튼 책 보고 따라 치니 작동은 한다.


//=======================================================

//  This code is generated by Terasic System Builder

//=======================================================

module PwmCtrl(RST_N, CLK, LED0);

input RST_N, CLK;

output LED0;

reg[27:0] counter0;

always @(negedge RST_N or posedge CLK)

begin

if(RST_N == 1'b0)

begin

counter0 <= 0;

end else begin

counter0 <= counter0 + 1;

end

end

assign LED0 = counter0[26];

endmodule


module DE0_NANO(

//////////// CLOCK //////////

CLOCK_50,

//////////// LED //////////

LED,

//////////// KEY //////////

KEY 

);


//=======================================================

//  PARAMETER declarations

//=======================================================



//=======================================================

//  PORT declarations

//=======================================================


//////////// CLOCK //////////

input           CLOCK_50;

//////////// LED //////////

output      [7:0] LED;

//////////// KEY //////////

input      [1:0] KEY;


//=======================================================

//  REG/WIRE declarations

//=======================================================


//=======================================================

//  Structural coding

//=======================================================

PwmCtrl pwm(KEY[0],

CLOCK_50,

LED[0]);

endmodule 


원래는 counter0[27] 인데 너무 느려서 counter0[26]으로 변경


그리고 signalTap 이용해서 데이터 받아봄

(PLL 사용해서 클럭 분주하고 그걸 이용해 샘플링 주기를 변경해 봐야 할 듯)

2018/05/30 - [embeded/FPGA - ALTERA] - signal Tap 2와 talkback?

2018/05/24 - [embeded/FPGA - ALTERA] - altera signalTap <<

Posted by 구차니

1920*1080*60Hz 파형

일단.. 알아낸건

RGB 쪽은 1.2V 정도이고

H/V는 5V 정도?


R

영상의 시작과 끝이 잡히긴 하는데..

H/V 동기와 같이 볼 수 있는게 아니라(손으로 찍다 보니.. 두 채널 짜리긴 해도 못 함 ㅠㅠ) 아쉬움..

0.7ms 정도의 0V는 HBI(Horizontal Blanking Interval) 같은데

그 앞에 약한놈은 멀까... 배경이 푸루딩딩해서 빨간 성분이 하나도 없는 부분인가?


13번 핀. H가 맞는거 같은데 왜 이렇게 낮게 나오지? 잘못 찍었나?


V

67,490Hz / 60 = 1,124

오차범위 고려하면 1080 + 45 VBI?



+

2018.05.31

이게 Vsync 이고, 위에  67.49 나온게 Hsync 일듯?




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Posted by 구차니
embeded/FPGA - ALTERA2018. 5. 30. 10:43

18.0 버전인데 설정 없어도 잘만 된다 -ㅁ-

저번에는 대충한다고 먼가 빼먹은게 있어서 안되었던 듯..


---

읭? 왜 signal tap이 안되나 해보는데

옵션에 안보인다?

혹시 Lite Edition이라 그런가?



To enable the TalkBack feature in Quartus Prime, select Tools > Options. In the Options window, select Internet Connectivity from the menu, and click on TalkBack Options... to open the window shown in Figure 2. If you accept the TalkBack License Agreement, then check the box labelled Enable sending TalkBack data to Intel and click OK. 

[링크 : ftp://ftp.altera.com/up/pub/Intel_Material/17.0/Tutorials/Verilog/SignalTap.pdf]


어디선가 동의하면 된다고는 하는데..

Signal Tap logic analyzer 1

Notes:

1. Available with Talkback feature enabled in the Intel Quartus Prime Lite Edition software.

[링크 : https://www.altera.com/.../pdfs/literature/br/br-quartus-prime-software.pdf]


이거는 설치 폴더에 뒤져봐도 안나오고

Run tb2_install to enable the TalkBack feature.

[링크 : https://www.altera.com/quartushelp/current/index.htm#msgs/msgs/ecpt_talkback_required.htm]


Standard Edition 피쳐로 아래 존재하는 걸 Pro에서는 지원안한다..

Lite에는 그럼 Talkback이 없을수도 있나?

Intel Quartus Prime Pro Edition software does not support the following Intel Quartus Prime Standard Edition features:

— I/O Timing Analysis

— NativeLink third party tool integration

— Video and Image Processing Suite IP Cores

Talkback features

— Various register merging and duplication settings

— Saving a node-level netlist as .vqm

— Compare project revisions 

[링크 : https://www.altera.com/.../pdfs/literature/ug/ug-qpp-getting-started.pdf]


엥?

2016.10.31 16.1.0

Removed all references to Talkback feature.

Changed instances of Altera to Intel FPGA. 

[링크 : https://www.altera.co.jp/documentation/esc1425946071433.html]


※ Quartus Prime Lite Edition の場合は、16.0 以前のバージョンを使用する際 TalkBack 機能を有効にする 必要があります。詳細はこちらの TIPS をご覧ください。 

구글번역

Quartus Prime Lite Edition의 경우 16.0 이전 버전을 사용하는 경우 TalkBack 기능을 활성화해야합니다. 자세한 것은 이쪽의 TIPS를 참조하십시오. 

[링크 : https://service.macnica.co.jp/article_files/126561/ELS1444_Q1710_10__1.pdf]


21분 부터 시연(pro 버전)

[링크 : https://www.youtube.com/watch?v=DCUhsezqydQ]

Posted by 구차니

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I2c smbus slave interrupt  (0) 2018.04.24
Posted by 구차니
개소리 왈왈/독서2018. 5. 30. 09:19

모종의 이유가 있어(?) 16년간 딱히 책을 읽지 않다가

작년부터 다시 읽기 시작했는데

고등학교 적의 미친듯한 독서량을 따라가기에는 삶의 시간이 부족하여

이틀에 한권이라도 읽자라고 시작한 상황이라 조금은 반가운 책


다만 이 책의 저자는 대학원에 육아에 워킹맘 까지 다 하면서

이렇게 어떻게 책을 읽을수 있을까 싶을 정도이긴 하고

몇몇 책을 읽는 방법이라던가 도서분류법등을 소개하며

이런식으로 하면 습관화 하고 더 재미나게 치우치지 않고 볼 수 있다는 토닥임을 준다.


그리고 이 분은 천권 읽고 2천권을 목표로 하고 있고

나와는 다르게 천권 읽고 책을 냈다는건 참.. 부럽다 ㅠㅠ


[링크 : http://www.kyobobook.co.kr/product/detailViewKor.laf?barcode=9791130614274]


+

임계점이라는 말이 왜 이렇게 손이 오그라 드는걸까

딱히 틀린말은 아니지만 그럼에도 불구하고 몇권에 임계점을 넘었고.. 라는 표현은 오글오글 하다.


개인적은 표현으로는..

정보가 쌓여 지식이 되는 시점이라고 표현을 하는 편인데..

(조금 더 부연설명을 하자면,

"정보가 쌓여 서로 연결이 되고 그 연결 자체가 살아움직이기 시작하여 상위 단계로 올라가는"으로 표현하긴 함)


아무튼 장르불문이라고 해도 어느정도 치우친 독서를 하는 편이지만

이 책에서는 분류기호대로 구분해서 치우치지 않는 독서도 좋다고 권장을 한다.

근데 난 안될거야.. 아마 -_-

흥미가 안가면 손을 못대는 성격이라.. OTL




+

저자에게 있어서 책은 휴식처이자 돌파구이고 생명줄이었다.

다만 나에게는 책은 휴식처일뿐

돌파구와 생명줄은 다른 무언가를 만드는 행위라는 차이가 있을 뿐



+

서문에서 나오는 82년 김지영 언급은 웬지 사족으로 밖에 보이지 않는다.

일찍 취업하고(근속연수로 역산해보건대 2년제?)

일찍 결혼해서 출산하고

육아휴직도 짧게 쓰고 일로 돌아간 만큼 스스로 자부하는 워킹맘인데

이걸로도 충분한걸 괜한 쓸데없는 사족을 시작부터 달아 둔 느낌

Posted by 구차니
개소리 왈왈/독서2018. 5. 30. 09:18

전반적으로 무난한 책

반타블랙에 대한 언급이 빠져서 조금 아쉽긴 한데

어떤식으로 과학이 예술을 표현하는 도구로 사용되었는지

예술과 과학이 그리 먼 사이는 아니라는 내용을 이야기 한다.


[링크 : http://www.kyobobook.co.kr/product/detailViewKor.laf?barcode=9788952219022]

Posted by 구차니