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  1. 2018.04.12 pmos nmos cmos
  2. 2018.04.12 Retiming
  3. 2018.04.12 XNOR ?
  4. 2018.04.06 machine cycle 과 clock cycle
  5. 2018.04.05 반가산기 전가산기
  6. 2018.03.19 haze / defog
  7. 2018.03.15 패시브/액티브 프로브
  8. 2018.02.09 buck boost 컨버터 효율...
  9. 2018.02.01 PLL 구조와 Frequency Divider / Multiplier
  10. 2018.02.01 이더리움 DAG? 2
이론 관련/전기 전자2018. 4. 12. 08:17

pmos nmos cmos

HDL에서 여러가지 종류의 primitive로 pmos, nmos, cmos 등을 지원하는데

어떤 용도인지 감이 하나도 안 잡히네..


[링크 : https://www.quora.com/What-is-the-difference-between-NMOS-PMOS-and-CMOS-transistors]

[링크 : http://www.amkor.co.kr/archives/1496]



--

공부할 꺼리

[링크 : https://www.basic4mcu.com/bbs/board.php?bo_table=k7&wr_id=11&page=1]

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Posted by 구차니
이론 관련/전기 전자2018. 4. 12. 08:08

Retiming

전파속도라던가

게이트 통과에 따른 지연이라던가

이런저런 이유로 인해 패러럴 데이터가 같은 시간이 도착할 수 없으니까

그걸 적절하게 조정해주는걸 리타이밍이라고 함.


라우팅 레벨에서 하는걸까.. 합성레벨에서 해주는 걸까?


[링크 : https://electronics.stackexchange.com/questions/39712/what-is-clock-skew-and-why-can-it-be-negative]

[링크 : http://fpga.tistory.com/40]

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Posted by 구차니
이론 관련/전기 전자2018. 4. 12. 07:48

XNOR ?

생각해보면.. XOR에 NOT이 가능한데

XNOR라고 하니 무지 생소한 느낌..


근데....

AND에 NOT이 붙으면 NAND고

OR에 NOT이 붙으면 NOR인데

XOR에 NOT이 붙으면 NXOR가 아니라 왜 XNOR 가 되는거야?



베릴로그 기호로는 둘다 허용

^~

~^

[링크 : https://en.m.wikipedia.org/wiki/XNOR_gate]

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Posted by 구차니
이론 관련/전기 전자2018. 4. 6. 12:43

machine cycle 과 clock cycle

아.. 한 사이클에 Add를 연산하는 걸 잘못 이해하고 있었던 것 같다.

정확하게는(?)

1 machine cycle에 1명령어 처리고

1 machine cycle은

- fetching / decoding / executing / storing 4단계로 이루어진다.

그리고

clock cycle은

회로가 작동하는 속도.. 라고 해야하려나?


다시 정리하자면.. clock은 state machine을 한단계씩 넘기는데 소요되는 시간이고

cycle은 state machine이 합쳐진 각종 모듈이 작동하는데 소요되는 시간으로 보면 되려나?


[링크 : https://www.quora.com/What-is-clock-cycle-machine-cycle-and-instruction-cycle-in-a-microprocessor]

[링크 : https://www.difference.wiki/machine-cycle-vs-clock-cycle/]



32비트 리플 캐리 가산기에서 약 65 gate delay가 필요한데

gate delay가 clock 이라고 한다면(CPU로 치면 3GHz니 머니 하는 그 클럭)

메모리에서 명령어 불러오고, 명령어 해석하고, 실행하고 저장하는 건

그 이상의 clock이 필요하고, 해당 stage를 state machine으로 간주하여

명령어 자체를 실행하는데 걸리는 시간을 Machine cycle 시간으로 간주하는 것으로 생각된다.

 In a 32-bit ripple-carry adder, there are 32 full adders, so the critical path (worst case) delay is 3 (from input to carry in first adder) + 31*2 (for carry propagation in latter adders) = 65 gate delays.  

[링크 : https://en.wikipedia.org/wiki/Adder_(electronics)#Ripple-carry_adder]


[링크 : https://en.wikipedia.org/wiki/Instructions_per_cycle]

[링크 : https://en.wikipedia.org/wiki/Cycles_per_instruction]

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Posted by 구차니
이론 관련/전기 전자2018. 4. 5. 22:00

반가산기 전가산기

전가산기는 반가산기 2개로 구성

반가산기는 lsb계산

전가산기는 자리상관없이


[링크 : http://woodforest.tistory.com/122]

[링크 : https://ko.m.wikipedia.org/wiki/가산기]


Cpu에서 add는 1클럭인데

캐리리플은 한 클럭에 한 비트씩만 계산

32비트 덧셈에 32클럭 소요

Adder 클럭과 cpu클럭이 다른가?

(아니면.. cycle과 clock이 다른 개념이거나?)

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Posted by 구차니
이론 관련/컴퓨터 관련2018. 3. 19. 14:34

haze / defog


안열림

[링크 : http://www.kpubs.org/article/articleDownload.kpubs?downType=pdf&articleANo=BSGHC3_2015_v20n5_738]

구글캐시

[링크 : http://webcache.googleusercontent.com/search?q=...:www.kpubs.org/article/articleDownload.kpubs...]


[링크 : http://kaiminghe.com/cvpr09/index.html]


CLAHE

[링크 : http://opencv-python.readthedocs.io/.../20.imageHistogramEqualization/imageHistogramEqualization.html]

[링크 : http://blog.naver.com/samsjang/220543360864]

+

[링크 : http://www.volkerschatz.com/science/doi-10.1007-s11554-011-0204-y/fpgaclahe.pdf]

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Posted by 구차니
이론 관련/전기 전자2018. 3. 15. 11:39

패시브/액티브 프로브

웨비나 보는데 첨보는 단어가 나와서 검색...

액티브는 능동 소자가 들어가는 만큼 전압범위가 좁지만

캐패시턴스가 적어서 더 정밀하게 측정이 가능하다 이런 내용

(기가 단위까지 측정, 하지만 정전기나 전기 범위에 민감함)


패시브 전압 프로브

패시브 프로브는 와이어와 커넥터, 그리고 보상 또는 감쇠가 필요할 경우 저항과 커패시터로 구성됩니다. 트랜지스터 또는 증폭기와 같은 능동 컴포넌트가 없으므로 프로브에 전원을 공급할 필요가 없습니다.


액티브 전압 프로브

액티브 프로브는 트랜지스터 등과 같은 능동 컴포넌트를 포함하거나 이에 의존하여 작동합니다. 대부분의 경우 능동 장치로는 FET(Field-Effect Transistor: 전계 효과 트랜지스터)가 사용됩니다.


디퍼런셜 프로브

디퍼런셜 신호는 대지 접지가 아니라 서로를 기준으로 삼는 신호를 의미합니다. 그림 2.3에 이러한 신호의 몇 가지 예가 나와 있습니다. 여기에는 컬렉터 부하 저항 사이에서 발생되는 신호, 디스크 드라이브 읽기 채널 신호, 다중 위상 전력 시스템, 기타 신호가 본질적으로 접지 위에서 "플로팅"하는 다수의 상황이 포함됩니다


고전압 프로브

"고전압"이란 용어는 상대적입니다. 반도체 업계에서 고전압으로 간주되는 전압이 전력 업계에서는 사실상 아무 것도 아닐 수 있습니다. 여하튼 프로브와 관련해서는 고전압을 일반적인 범용 10X 패시브 프로브로 안전하게 처리할 수 있는 전압을 초과하는 전압이라고 정의할 수 있습니다. 

[링크 : http://www.sambow.com/files/60K-6053-12_2012.11.14.19.33.08_2329_KO.pdf]

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Posted by 구차니
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buck boost 컨버터 효율...

올리는게 효율이 좋을까

내리는게 효율이 좋을까 궁금하네


[링크 : https://en.wikipedia.org/wiki/Buck_converter]

[링크 : https://en.wikipedia.org/wiki/Boost_converter]

    [링크 : https://www.raspberrypi.org/forums/viewtopic.php?f=63&t=24575]


하이고 의미없다 수준?

일단은 Boost 컨버터가 Buck 보다 근소하게 효울이 좋지만, 그렇다고 아주 많이는 아님

[링크 : https://electronics..../which-has-better-efficiency-step-up-or-step-down-switching-voltage-regulator]

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이론 관련/전기 전자2018. 2. 1. 20:58

PLL 구조와 Frequency Divider / Multiplier


[링크 : http://www.rfdh.com/bas_rf/begin/pll.php3]


divider는 일종의 counter

클럭을 카운트 한 다음 해당 숫자가 세어지면 한 클럭을 내주면되고

내부적으로 카운터는 Flip-Flop으로 구성


multiplier는 고조파(harnomic)을 이용한다는데

비선형 소자 어쩌구 하는데 일단 패스.. ㅠㅠ

[링크 : http://www.rfdh.com/bas_rf/begin/multiplier.php3]

[링크 : http://www.rfdh.com/bas_rf/begin/harmonic.htm]


[링크 : https://en.wikipedia.org/wiki/Frequency_multiplier]

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Posted by 구차니
이론 관련/암호화통화2018. 2. 1. 19:08

이더리움 DAG?

댓글 달려서 검색중..


이더리움이 각광받는 이유가 ASIC-resistance 인가?

검색하다 보니 이더리움 채굴하려면 3G 그래픽 카드로도 어렵다 라는 이기가 나오는데

[링크 : https://www.ddengle.com/mining/1842637]

[링크 : https://www.ddengle.com/miningbitcoin_voted/1842874]


Ethash DAG

Ethash는 PoW 시스템이다.(Proof of Work인가?). DAG(Dagger Hashimoto라고 알려진 )라 알려진 데이터 셋으로 1GB 정도 요구한다. 생성하고 기억하려는데 몇 시간이 소요된다.

[링크 : https://github.com/ethereum/wiki/wiki/Ethash-DAG]

   [링크 : https://github.com/ethereumproject/ECIPs/issues/6]


번역이 안되서 의역..

ASIC 방어 : 알고리즘을 위해 최적화 된 하드웨어의 개발로 얻어지는 이득은 최소화 해야 한다. 이상적으로 여분의 CPU 성능을 이용하여 채굴하는 평범한 사용자들을 위해 ASIC들이 개발되더라도 근소하게 적은 속도 향상이 있어야 한다.

Introduction

Dagger Hashimoto is a proposed spec for the mining algorithm for Ethereum 1.0. Dagger Hashimoto aims to simultaneously satisfy two goals:

  1. ASIC-resistance: the benefit from creating specialized hardware for the algorithm should be as small as possible, ideally to the point that even in an economy where ASICs have been developed the speedup is sufficiently small that it is still marginally profitable for users on ordinary computers to mine with spare CPU power.
  2. Light client verifiability: a block should be relatively efficiently verifiable by a light client.


Thaddeus Dryja의 Hashimoto 알고리즘은 IO-bound에 의해 ASIC 방어를 구현한다 (예를들어 마이닝 프로세스에서 메모리 읽도록 강요하는 것은 성능을 제한하는 요소가 됩니다).

-> 알고리즘의 중요요소는 공간 복잡도와 계산복잡도로 나누어지는데, 

간단하게 램을 졸라 쳐먹어 대면서 빠르게 계산할래? 아니면 램 조금 쓰고 cpu 졸라 갈궈댈래가 됨.

이더리움은 램 졸라 사용하여 성능 향상하게 해놨으니 ASIC이 추구하는 작은 시스템에는 방어가 가능할 것으로 보임

라는 의미가 되는건가?

반대로.. 그 알고리즘을 메모리 조금쓰고 CPU갈구는 알고리즘으로 치환이 가능하다면

Hashimoto 알고리즘 자체를 무효화 함으로서 구현 가능할지도 모르겠다.

Dagger Hashimoto builds on two key pieces of previous work:

  • Hashimoto, an algorithm by Thaddeus Dryja which intends to achieve ASIC resistance by being IO-bound, ie. making memory reads the limiting factor in the mining process. The theory is that RAM is in principle inherently a much more generic ingredient than computation, and billions of dollars of research already go into optimizing it for different use cases which often involve near-random access patterns (hence "random access memory"); hence, existing RAM is likely to be moderately close to optimal for evaluating the algorithm. Hashimoto uses the blockchain as a source of data, simultaneously satisfying (1) and (3) above.
  • Dagger, an algorithm by Vitalik Buterin which uses directed acyclic graphs to simultaneously achieve memory-hard computation but memory-easy validation. The core principle is that each individual nonce only requires a small portion of a large total data tree, and recomputing the subtree for each nonce is prohibitive for mining - hence the need to store the tree - but okay for a single nonce's worth of verification. Dagger was meant to be an alternative to existing memory-hard algorithms like Scrypt, which are memory-hard but are also very hard to verify when their memory-hardness is increased to genuinely secure levels. However, Dagger was proven to be vulnerable to shared memory hardware acceleration by Sergio Lerner and was then dropped in favor of other avenues of research. 

[링크 : https://github.com/ethereum/wiki/blob/master/Dagger-Hashimoto.md]


다르게 생각하면

ASIC에 DDR 램 8기가씩 박아대고 돌리면 제작은 가능하나,

램 특성상 IO 성능에 한계가 생겨 ASIC을 통해 빠르게 연산을 할 수 있도록 하여도

DDR SDRAM의 I/O 성능의 한계가 실제 연산 가능한 한계치로 수렴하게 되고

즉, 모든 채굴시스템의 성능적 한계는 메모리 대역폭으로 제한되게 된다.

그렇기에 ASIC도 FPGA도 CPU도 GPGPU도 모두 어느정도 공평하게 하향평준화(!) 되어 공정성을 유지한다

인가?

다만 near random 이라고 하니 충분히 큰 SRAM을 이용하여 cache를 구현한 다음

DDR <-> SRAM(SDRAM 아님) <-> ASIC 구조로 간다면 성능 향상도 일부 가능하겠지만

그렇게 복잡한 구조로 가면 이래저래 ASIC으로 구현하는게 투자비용 대비 채산성이 떨어지니

의도한 대로 어느정도는 작동이 가능할 것으로 보인다.


단, 메모리 대역폭에 제한되므로, 상상치도 못한 고속 메모리가 나온다면

혹은 PC에서 하기 힘든 멀티채널 메모리를 ASIC에서 구현해서 대역폭을 끌어 올린다면

승산이 있을지도 모르겠다.

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