북한 잘 해준 이유가.. 중국이랑 친한거 갈라놓고 핵 날리는걸 막기 위해서였던건가?


트럼프 "中, 맞불관세땐 4배로 추가 보복하겠다"

[링크 : http://v.media.daum.net/v/20180619123018498]


그리고 나서는 우주정ㅋ벅ㅋ을 노리는듯?


트럼프, '우주군' 창설 선언.."중국이 앞서는 것 원치 않아"

[링크 : http://v.media.daum.net/v/20180619095112669]



아무튼 통신장비에 외국제품 쓰려는 나라보단 낫겠지 머~

Posted by 구차니

중국 특유의 반값 후려치기인지 모르겠지만

이통사들 5G 장비관련해서 화웨이 쓸려고 한다고 밑밥까는 느낌

미국방성에서 중국 통신장비 사용불허 내리는게 조금 오버 스럽게 보일때도 있었지만

백도어나 자료 전송등의 이유를 봤을때


최소한 국책 사업으로 국가에서 라우터를 개발하도록 하거나

국산장비나 그에 준하는 신뢰할 만한 장비를 기간망에는 쓰도록

강제해야 하지 않나 생각이 된다.


반중 정서를 떠나서, 그 네트워크에 정부 요원들도 쓰게 될텐데 어떻게 신뢰하지?


[링크 : http://v.media.daum.net/v/20180619090313887]

Posted by 구차니
embeded/FPGA - ALTERA2018. 6. 18. 15:06

modelsim에서 시뮬레이션 할 때

timescale의 값에 설정된 단위대로 돌게 되는데 일반적으로 1ns/10ps를 자주 쓴다.

앞에는 # 뒤에 오는 숫자의 단위 시간이고 

만약 timescale 10ns로 한다면 #1은 1ns대신 10ns로 설정되게 된다.


`timescale 1ns/100ps


module Counter_tb;


reg        clk;

reg        rst_n;

wire [7:0] cnt;

// 20 ns 이다..

parameter PERIOD = 20; 


Counter counter (

  .CLK(clk),

  .RST_N(rst_n),

  .CNT(cnt)

);


initial begin

  #0  clk   = 1'b0;

      rst_n = 1'b0;

  #10 rst_n = 1'b1;

end


// 50MHz 코멘트를 잘달자

always #(PERIOD/2) clk = ~clk;


endmodule 

[링크 : https://blog.naver.com/bohkyou/100093456018]


50MHz는 20ns 주기이고 high / low duty를 고려하면 50% 일 경우

10ns 의 high, 10ns의 low를 유지하면 된다.

그렇기에 timescale 1ns/10ps의 경우

#10 clk = 1;

#10 clk = 0;

으로 반복해서 수행하면 충분해야 할텐데..

의미로 간격 바꾸고 modelsim에서 돌리면 내가 의도한 것과 다르게 나오는 느낌..


조금더 공부를 해봐야 알 듯 하다 ㅠㅠ

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Posted by 구차니

이 난리들인지



이제 숨쉬는걸 생각하지 마세요~





어쩌면 탈 코르셋은 이런 발언일지도 모르겠다.

무언가를 반대한다는 것 그 자체는 그걸 부정하던 긍정하던

그것을 기반에 두고 생각을 한다는 것.


정형화된 여성성에 대한 반발이라고 하면 탈코르셋이라는 전략은

성공할 수도 없고 옳지도 않았던 실패한 전략이라고 밖에 보이지 않는다.

[링크 : http://v.media.daum.net/v/20180618090248115]

Posted by 구차니
embeded/FPGA - ALTERA2018. 6. 18. 10:30

카페 보다 보니 저걸 설정해서 하면 quartus 내에서 더 편하게 한다는데

기본 설정은 none으로 되어있다고 설정을 해야 한다고 한다.

[링크 : https://www.altera.com/.../modelsim/exm-ncsim-native-link.html]

[링크 : https://www.youtube.com/watch?v=PmVVXQchv2c]



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Posted by 구차니
개소리 왈왈/자전거2018. 6. 17. 19:54

어제 제사 지내고는 피곤해서

그리고 아내도 피곤해하니 그냥 안간다고 선언하고 푹 잤는데

일어나니 9시.. 어지간히도 피곤했던 듯..

Posted by 구차니

맨날 피곤피곤..

애 본다고 피곤피곤..



얼마전에 아내가 첫애 발달검사 했는데

아빠 어디갔어에 없어 라고 대답하는거랑

숫자잘 모른다고 한거에 문득


그 질문이 어떤 의미가 있는 걸까? 라는 생각이 든다.


나야 맨날 일찍 출근해서 애가 깨어있지 않을때 나가니까

애가 아빠 어딨어? 하면

아빠 없어 해주는게 아내 대답인데


모범 답안(?)은 아빠 회사갔어

머 이런거인거 같은데..


그리고 애가 숫자를 전혀 모르는것도 아니고 (물론 셋이랑 넷을 자꾸 반대로 말하지만)

억지로 그렇게 까지 발음도 불분명한 애를 조져 가면서

그런 학습지에서 만든 루트를 따라 발달을 시켜야 하나 이런 생각이 든다.


요즘 기저귀도 일주일 사이에 급격히 떼려는 노력을 하는 걸 보면

사회와 기술을 발달이 대단하고 빨라졌다고

생물학적으로 아이에게 너무 조져대는건 아닌가 싶기도 하다.

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Posted by 구차니
embeded/FPGA - ALTERA2018. 6. 15. 16:53

이런 저런 방법이 있는데 어떻게 쓰는건지 감이 1도 안오네..

[링크 : http://www.newtc.co.kr/download/FB-CY6/NTC_FPGA_강좌_02_로직_시뮬레이터_사용법.pdf]


waveform 어쩌구 통해서 시뮬레이션에 쓸 문장을 생성하는 듯?

[링크 : https://youtu.be/uSGsQjXWnXk?t=420]


waveform editor

[링크 : https://www.altera.co.jp/ja_JP/pdfs/literature/hb/qts/qts_qii53017.pdf]

어쩌다 먼가 된거 같긴한데 안된건가? ㅠㅠ


[링크 : http://www.ednc.com/wp/wp-content/uploads/2015/06/modelsim_questa_10.4_tutorial.pdf]


How do I generate clock in Verilog ?

There are many ways to generate clock in Verilog; you could use one of the following methods:


Method #1

 1 initial begin

 2  clk = 0;

 3 end

 4    

 5 always begin

 6    #5  clk = ~clk;

 7 

 8 end

You could download file clock_always.v here

 

Method #2

 1 initial begin

 2   clk = 0;

 3   forever begin

 4      #5  clk = ~clk;

 5   end

 6 end

You could download file clock_forever.v here


Method #3

 1 initial begin

 2   clk = 0;

 3 end

 4 

 5 always begin

 6    #5  clk = 0;

 7    #5  clk = 1;

 8 end 

[링크 : http://www.asic-world.com/verilog/verifaq2.html]


+

2018.06.18

하다 보니.. 클럭 연결을 할게 아니라

# 명령중 반복을 통해서 특정 시간대에 클럭처럼 신호를 발생시키도록 해야

시뮬레이션에서 정상적으로 계산이 가능 한 듯?


음.. #5 하면.. 100Mhz로 작동하는건가?



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Posted by 구차니

usec 단위로 했었는데.. Hysnc의 길이가 왜.. 3.77usec?

아무튼.. 다시 아래 문서대로 계산을 해보니 값이 좀 많이 다르게 나온다.

vga_640x480.xlsx

2018/06/05 - [모종의 음모/DE0-Nano VGA] - vga 640x480 실패중 그리고 800x600x60


---

VESA DMT 문서에 의하면(공식인지 모르겠지만)



흐음.. 여전히 안되네...

module vga640x480(

input clk,

input rst,

output [7:0] LED,

output hsync,

output vsync,

output [3:0] r,

output [3:0] g,

output [3:0] b

);


parameter HSYNC = 190;

parameter HBP = (190 + 96);

parameter HVID = (190 + 96 + 1271);

parameter HFP = (190 + 96 + 1271 + 32);

parameter HTOTAL = 1589;


parameter VSYNC = 3200;

parameter VBP = (3200 + 52400);

parameter VVID = (3200 + 52400 + 762650);

parameter VFP = (3200 + 52400 + 762650 + 15900);

parameter VTOTAL = 834150;


reg [19:0] cnt;


always @ (posedge clk or negedge rst)

begin

if (~rst)

begin

cnt <= 0;

end

else

begin

if(cnt < VTOTAL)

begin

cnt <= cnt + 1;

/*

if((cnt % HTOTAL) < HSYNC)

hsync <= 0;

else hsync <= 1;

if(cnt < VSYNC)

vsync <= 0;

else vsync <= 1;


if(vsync & hsync)

begin

r <= 4'b1111;

g <= 4'b1111;

b <= 4'b1111;

end

else

begin

r <= 4'b0000;

g <= 4'b0000;

b <= 4'b0000;

end

*/

end

else

cnt <= 0;

end

end


assign LED[0] = ~vsync;

assign LED[1] = ~hsync;

assign r[3:0] = ((VVID < cnt & VFP < cnt) & (HVID < (cnt % HTOTAL) && (cnt % HTOTAL) < HFP)) ? 4'b1111 : 4'b0000;

assign g[3:0] = ((VVID < cnt & VFP < cnt) & (HVID < (cnt % HTOTAL) && (cnt % HTOTAL) < HFP)) ? 4'b1111 : 4'b0000;

assign b[3:0] = ((VVID < cnt & VFP < cnt) & (HVID < (cnt % HTOTAL) && (cnt % HTOTAL) < HFP)) ? 4'b1111 : 4'b0000;

assign hsync = ((cnt % HTOTAL) < HSYNC)? 0 : 1;

assign vsync = ((cnt         ) < VSYNC)? 0 : 1;


endmodule 




Posted by 구차니
개소리 왈왈/독서2018. 6. 15. 11:20

저번주에 읽었는데 멘탈 날아간 상황이라 이제 올리네..


개인적인 감상평은

카르마의 서양 과학 해설본?


텔로미어는 DNA에 달려서 몇번 세포분열 했는지를 나타내는 마커인데

이게 짧아질수록 수명은 얼마 남지 않은게 된다.

텔로미어는 텔로머라제라는 효소에 의해서 회복이 되기도 하는데

정신적 스트레스나 환경에 의해서 해당 효소 분비가 영향을 받기 때문에

스트레스 받지 않는 삶이 중요해진다.

그렇다고 해서 어떤 영양제를 챙겨 먹는거 보다는 즐겁게 사는게 나을지도 모르겠다 정도?


아무튼 카르마라고 표현한 부분은

평소 행동이 나의 수명(운명?)을 좌우한다. 인데

그렇다고 해서 그거에 너무 신경쓰면 스트레스 받아서 오히려 더 줄어들게 되고

미묘하게.. 결국 니 명줄은 니 태도에 달렸다는 (이런 성격 역시 DNA 레벨에서 어느정도 오니)

운명론적인 결론으로 보여지기까지 한다.


아무튼 어설픈 지식을 지닌 사람이 읽으면 옳지않은 해석을 할 수 도 있는, 미묘한 책.

[링크 : http://www.kyobobook.co.kr/product/detailViewKor.laf?barcode=9788925563275]


+

카르마 보다는 기에 가까울 지도?

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Posted by 구차니