embeded/jetson2026. 4. 5. 19:21

 

 

양산품은 2027년

 

구버전 개발킷도 이제는 단종 시키려고 하는듯.

명시하진 않았으나 도달중인.. 표현이 참..

[링크 : https://developer.nvidia.com/embedded/lifecycle]

Posted by 구차니
embeded/jetson2026. 4. 4. 21:13

중고로 3개 구매함(개당 2500원, 당근 99도!)

인터넷으로 보호회로 없는걸 사기 힘드니까 어쩔수 없긴한데

아무튼 깔끔하게 조립이 가능해져서 행복 +_+

 

그 와중에 모니터링 하고 싶은데 영 방법이 안보이네

7:10 부터 9:00 까지 전진 계속 시키고 jetson 켜놨는데

뺴고 재보니 3.9V 나오는걸 봐서는 3시간 정도 어찌 버틸듯?

 

사양만 보면 25C 고방전 사양의 배터리인가?!

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Posted by 구차니
embeded/jetson2026. 4. 4. 21:09

있다는데 어떻게 읽지?

Features
Support three 18650 batteries (not included), 7800mAh large capacity, up to 12.6V output, stronger motor power.
On-board S-8254AA + AO4407A Li-ion battery protection circuit, with anti-overcharge, anti-over-discharge, anti-over-current and short-circuit protection functions.
Onboard APW7313 voltage regulator chip, which can provide stable 5V voltage to Jetson Nano.
Onboard TB6612FNG dual H-bridge motor driver chip can drive the left and right two motor work.
Onboard 0.91" 128×32 resolution OLED, real-time display of car IP address, memory, power, and other conditions.
Onboard INA219 acquisition chip, convenient for real-time monitoring of battery voltage.

Datasheet
Ina219
PCA96_datasheet
S-8254AA
Ads1115
TB6612FNG

[링크 : https://www.waveshare.com/wiki/JetRacer_AI_Kit]

 

근데 회로도에 없다 -_-?

회로도에는 대신이라고 하긴 뭣하지만 ads1115가 존재한다.

[링크 : https://files.waveshare.com/upload/4/4a/JetRacer_Schematic.pdf]

 

그냥 검색하면 안나오는데

jetson@nano-4gb-jp451:~ $ i2cdetect -y 1
Warning: Can't use SMBus Quick Write command, will skip some addresses
     0  1  2  3  4  5  6  7  8  9  a  b  c  d  e  f
00:
10:
20:
30: -- -- -- -- -- -- -- --
40:
50: -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- --
60:
70:

 

-r 주면 smbus 무시하고 하는건지 먼가 나오긴한다. 그런데.. 누가 ina219고 누가 ads1115냐..

jetson@nano-4gb-jp451:~$ i2cdetect -y -r 1
     0  1  2  3  4  5  6  7  8  9  a  b  c  d  e  f
00:          -- -- -- -- -- 08 -- -- -- -- -- -- --
10: -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- --
20: -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- --
30: -- -- -- -- -- -- -- -- -- -- -- -- 3c -- -- --
40: 40 41 -- -- -- -- -- -- -- -- -- -- -- -- -- --
50: -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- --
60: 60 -- -- -- -- -- -- -- -- -- -- -- -- -- -- --
70: -- 71 -- -- -- -- -- --

 

ADS1115 - 0x4A, 0x4B, 0x48, 0x49 라고 검색되는데 안보이고..

INA219 - 0x40, 0x41, 0x44, 0x45 라는데 일단 0x40과 0x41이 보이긴한다.

 

APW7313 - voltage regulator

 

 S-8254AA + AO4407A * 3 배터리 보호회로

 

 

근데 회로도상으로는 4407에 붙은 10mohm도 없고 4개여야 하는데 6개나 있다. 멀까?

 

NXP PCA9685 - 16ch 12bit PWM

ina219  에 100밀리옴인가?

 

TB6612FNG - Driver IC for Dual DC motor

 

 

+

gpt로 대충 작성

$ cat in.py
import board
import busio
from adafruit_ina219 import INA219
import time

# I2C
i2c = busio.I2C(board.SCL, board.SDA)

# 주소 (Waveshare는 0x42인 경우 많음)
ina219 = INA219(i2c, addr=0x41)

# R100 = 0.1Ω 설정 (중요)
ina219.shunt_resistance = 0.1

while True:
    print(f"Voltage: {ina219.bus_voltage:.3f} V")
    print(f"Current: {ina219.current:.3f} mA")
    print(f"Power: {ina219.power:.3f} mW")
    print("------")
    time.sleep(1)

 

충전 중에는 12.6V가 맞는것 같은데

선을 뽑으면 current가 0으로 떨어진다. 젯슨 나노가 쓰는게 있으니 음수 전류가 나와야 할 것 같은데

충전만 모니터링하고 방전은 안하는걸려나?

일단 수치상으로는 power는 mW가 아니라 W 일 듯?

$ python3 in.py
Voltage: 12.608 V
Current: 379.400 mA
Power: 4.962 mW
------
Voltage: 12.616 V
Current: 374.700 mA
Power: 4.752 mW
------
Voltage: 12.616 V
Current: 358.400 mA
Power: 4.542 mW
------
Voltage: 12.620 V
Current: 356.100 mA
Power: 4.890 mW
------
Voltage: 12.512 V
Current: 0.000 mA
Power: 0.000 mW
------
Voltage: 12.512 V
Current: -0.200 mA
Power: 0.004 mW
------
Voltage: 12.520 V
Current: 0.100 mA
Power: 0.000 mW
------
Voltage: 12.516 V
Current: -0.100 mA
Power: 0.000 mW
------
Voltage: 12.496 V
Current: 0.100 mA
Power: 0.000 mW
Posted by 구차니
embeded/jetson2026. 4. 4. 16:17

Data Collection 에서 사진을 찍는데

일단~~~은 dataset A / B, 두 가지가 존재하니 두 개 객체에 대해서 일단 각각 찍어 본다.

그리고 실제 학습은 저~~~기 아래 14번 BATCH_SIZE 있는데서 이뤄진다.

resnet18이긴 하지만 엣지에서 바로 학습이라니 정말 젯슨 나노가 그당시 파워풀했구나..

 

epoch를 10 주고 돌리고 나서 가장 아래의 15번째 항목에서 state live로 하고 카메라로 저장했던 객체를 들이대면

조금 따라가는 느낌이 나긴한다. 그러면 다시 위에가서 학습하고 반복

 

[링크 : https://www.waveshare.com/wiki/JetRacer_AI_Kit_Tutorial_III:_Interactive-regression?srsltid=AfmBOopvqr6oks46FDeU5oPH_3tSqexem8WTF9Gj0AN9hNURnpMbKQRM]

 

Posted by 구차니
embeded/raspberry pi2026. 4. 3. 22:35

음.. 조이스틱이 먼가 이상한가 이상하게 작동한다.

아무튼! 아래부분 코드를 basic_motion.ipynb에 섞어서 하면 그럴싸하게 조작이 가능해진다.

 

[링크 : https://www.waveshare.com/wiki/JetRacer_AI_Kit?srsltid=AfmBOorvXoDjlzr5jjLjmmnLwCiNINsrvLWTPl9Jh_OOBIDI2szAebf6]

 

 

import ipywidgets.widgets as widgets
controller = widgets.Controller(index=0)
display(controller)

 

아래줄은 왜 에러나는지 모르겠다. 어떨 땐 되고, 어떨 땐 안되고 -_-

그 와중에 어댑터로 했는데 전원 부족한가 자꾸 어느정도 하다보면 죽네..

import traitlets
left_link = traitlets.dlink((controller.axes[0], 'value'), (car, 'steering'), transform=lambda x:-x)
right_link = traitlets.dlink((controller.axes[1], 'value'), (car, 'throttle'), transform=lambda x:x)

 

아무튼 조이스틱에 home을 누르면 아날로그 / 디지털 모드가 바뀐다.

서보랑 속도를 자연스럽게 조작이 가능해짐!

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Posted by 구차니
embeded/jetson2026. 4. 1. 22:58

어우 빡세다.

전륜부 부품을 봐서는 오프로드는 꿈을 꾸면 안 될 느낌이고

그 와중에 천막이 있어서 머지 싶어서 주워오지 않았는데 그게 레이싱 트랙인 것 같았고(!)

 

서보는 잠시 켜서 car.steering = 0 해서 놔둔다음 수직으로 해야지 그나마 좌우 조향 각이 맞는 것 같고

그걸 위해서 짧은 샤프트는 정말 엄청 짧게 만들어야 했다.

앞 바퀴쪽은 너트들도 작아서 조립이 고생 후..

이제 보호회로 들은 배터리 들어갈수 있도록 좀 눌러주고 하면 어찌 될 듯

[링크 : https://www.waveshare.com/wiki/JetRacer_Assembly_Manual]

 

pcie 무선랜/블투는 뽑아버리고

귀찮으니(!) usb로 대체할 예정

안테나 달기 귀찮고 박스에 비해서 폭이 커지는 바람에 박스는 딱 부품용..

조립 이후에도 넣을수 있게 해두었으면 좋았을텐데 아쉽다.

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Posted by 구차니
embeded/jetson2026. 3. 31. 23:31

jetson이 아닌 PC 쪽에서 노트북으로 원격 접속하고 하는데

이걸 당연히(?) jetson 꽂고 하는 줄 알고 했는데 PC에 꽂아야 하는 거였군 -_-

 

아무튼 PC에서 노트북으로 원격접속했고

새 노트북을 열어서 했는데

import ipywidgets.widgets as widgets
controller = widgets.Controller(index=1)
display(controller)

jetson에 usb를 연결해놨으면 아래와 같이 "Connect gamepad and press any button." 이라고 나오고 ui가 나오지 않는다.

        

그래서 혹시나 몰라 PC에 연결하고, 인덱스 바꾸고 해보니 바로 나온다.

[링크 : https://www.waveshare.com/wiki/JetRacer_AI_Kit?srsltid=AfmBOorvXoDjlzr5jjLjmmnLwCiNINsrvLWTPl9Jh_OOBIDI2szAebf6]

[링크 : https://mosoon0329.tistory.com/48]

[링크 : https://stackoverflow.com/questions/79348304/ipywidgets-controller-not-working-properly-fields-empty]

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Posted by 구차니
embeded/jetson2026. 3. 30. 23:26

jetracer 에서 서보 모터는 제어가 되는데

쓰로틀(전진 후진) 이 안될 경우 waveshare의 jetracer git을 받고 설치해주면 된다.

$ git clone https://github.com/waveshare/jetracer
$ cd jetracer
$ sudo python3 setup.py install

[링크 : https://github.com/waveshare/jetracer]

 

waveshare에서 이미지 받아서 한 거 같은데, 왜 jetracer 모듈이 nvidia_iot의 것이 되어있었을까??

[링크 : https://github.com/NVIDIA-AI-IOT/jetracer/issues/66]

[링크 : https://forums.developer.nvidia.com/t/throttle-not-responding-for-jetracer-waveshare-kit-running-on-jetson-nano/128967/6]

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Posted by 구차니
embeded/FPGA - ALTERA2026. 3. 22. 22:33

2023년 6월 9일 단종 공고가 떴었다.

그럼 quartus도 22.x 까지만 지원할 것 같은데. 아예 사라진건진 봐야 알 듯.

[링크 : https://www.reddit.com/r/FPGA/comments/1492bx0/intel_discontinues_nios_ii_ip/]

 

nios v/m nios v/g 로 대체라면 기존의 ii/e ii/f 중에 f가 바뀌나?

ipr-nios가 정식으로 쓰는거고 ip-nios는 evaluation 이라는데(1시간 이후 멈춤) 맞나?

[링크 : https://www.intel.com/content/www/us/en/content-details/781327/intel-is-discontinuing-ip-ordering-codes-listed-in-pdn2312-for-nios-ii-ip.html]

 

그나저나 DMIPS 드럽게 낮네 

[링크 : https://docs.altera.com/r/docs/683629/current/nios-ii-performance-benchmarks/nios-ii-performance-benchmarks]

 

STM32F102x8 cortex-m3의 경우 1.25DMIPS 라는데 시기가 차이 있다 하더라도 nios ii/f가 제법 처참하다 싶다.

1.25 DMIPS/MHz (Dhrystone 2.1)

[링크 : https://www.st.com/resource/en/datasheet/stm32f102c8.pdf]

 

17년 이후로 Nios ii gen 2로 바뀌면서 nios ii/s는 사라지고 f만 남은거 같은데

그러면 위에 ip-nios랑 ipr-nios는 f인가? 머지?

Nios II classic is offered in 3 different configurations: Nios II/f (fast), Nios II/s (standard), and Nios II/e (economy). Nios II gen2 is offered in 2 different configurations: Nios II/f (fast), and Nios II/e (economy).

Nios II/f

The Nios II/f core is designed for maximum performance at the expense of core size. Features of Nios II/f include:
  • Separate instruction and data caches (512 B to 64 KB)
  • Optional MMU or MPU
  • Access to up to 2 GB of external address space
  • Optional tightly coupled memory for instructions and data
  • Six-stage pipeline to achieve maximum DMIPS/MHz
  • Single-cycle hardware multiply and barrel shifter
  • Optional hardware divide option
  • Dynamic branch prediction
  • Up to 256 custom instructions and unlimited hardware accelerators
  • JTAG debug module
  • Optional JTAG debug module enhancements, including hardware breakpoints, data triggers, and real-time trace

Nios II/s

Nios II/s core is designed to maintain a balance between performance and cost. This core implementation is not longer supported for Altera Quartus II v.17 and newer. Features of Nios II/s include:
  • Instruction cache
  • Up to 2 GB of external address space
  • Optional tightly coupled memory for instructions
  • Five-stage pipeline
  • Static branch prediction
  • Hardware multiply, divide, and shift options
  • Up to 256 custom instructions
  • JTAG debug module
  • Optional JTAG debug module enhancements, including hardware breakpoints, data triggers, and real-time trace

Nios II/e

The Nios II/e core is designed for smallest possible logic utilization of FPGAs. This is especially efficient for low-cost Cyclone II FPGA applications. Features of Nios II/e include:
  • Up to 2 GB of external address space
  • JTAG debug module
  • Complete systems in fewer than 700 LEs
  • Optional debug enhancements
  • Up to 256 custom instructions
  • Free, no license required

[링크 : https://en.wikipedia.org/wiki/Nios_II]

 

+

ai 답변

quartus 19.1 부터 EDS 제거되면서 윈도우에서 WSL 필요

quartus 24.1 부터 nios ii / eds 제거

 

+

레딧도 그렇지만 정말 취미(?) 사용자를 위해서는 두 회사가 더 멀어지고 있지만

altera는 intel에 인수되면서 더 심화된것 같고. 그래서 altera가 다시 intel과 결별한게 아닌가 싶다.

[링크 : https://www.cio.com/article/3964395/인텔-알테라-지분-51-매각···-fpga-사업-정리해-구조-개.html]

 

이 추세면.. xilinx로 갈아타야 하려나.. 쩝..

terasic 형님들 de0-nano-soc 처럼 쌈박한 zynq 내주실 생각 없습니까!?!??!

Posted by 구차니
embeded/FPGA - ALTERA2026. 3. 21. 23:50

아니.. HPS 넣으면 IP에서 추가하라고 말만하지 말고

좀 강하게 경고를 하라고 ㅠㅠ

 

 

 

quartus 에서 넣으면 되는줄 알았는데 그게 아니고

tools - platform designer 해서 넣어야 하나보다.(까먹어서 인터넷 검색..)

 

먼가 복잡하게 뜨는데 먼지 모르니 귀찮아서(!) finish 하고

 

clk 와 각종 clock_input들을 O를 클릭해서 검은색이 체크되어 클럭이 넘어오게 해주고

 

종료하려고 하면 Generate Now? 라고 물어보는데 이걸 "예" 하던가

 

platform designed의 우측 하단 Generate HDL을 누르면 될 듯.

그리고 Finish 해주면 먼가 

 

아까는 안보이던 hps가 추가되어있는데

 

이걸 더블클릭해서 먼가 또 이상한짓을 하고 나면 되는 듯?

그리고 뜨는 다이얼로그를 보니 수동으로 추가해야 하나는 것 같다.

 

project nabigaor를 file로 하고 우클릭한다음 "Add/Remove Files in Project" 해서

 

설정 창이 열리면 File name ... 을 눌러서

 

qip 확장자를 찾아서 넣고

 

빌드해도 안되네!!!

 

아우 빡셔.. 튜토리얼 다시 찾아봐야겠다.

 

+

지금은 Bidir로 되어있는데

 

이미 생성되어있는 프로젝트 열어서 보니 엥 Unknown?

readonly 라고 수정도 안되는데 어우.. 어떻게 하지 ㅠㅠ

 

+

2026.03.22

아래껄 추가하니 조금더 진행은 되는데

unnamed u0 (
        .clk_clk                               ( CLOCK_50),                            //             clk.clk
        .reset_reset_n                         ( 1'b1),                      //           reset.reset_n
        .memory_mem_a                          ( HPS_DDR3_ADDR),                          //          memory.mem_a
        .memory_mem_ba                         ( HPS_DDR3_BA),                         //                .mem_ba
        .memory_mem_ck                         ( HPS_DDR3_CK_P),                         //                .mem_ck
        .memory_mem_ck_n                       ( HPS_DDR3_CK_N),                       //                .mem_ck_n
        .memory_mem_cke                        ( HPS_DDR3_CKE),                        //                .mem_cke
        .memory_mem_cs_n                       ( HPS_DDR3_CS_N),                       //                .mem_cs_n
        .memory_mem_ras_n                      ( HPS_DDR3_RAS_N),                      //                .mem_ras_n
        .memory_mem_cas_n                      ( HPS_DDR3_CAS_N),                      //                .mem_cas_n
        .memory_mem_we_n                       ( HPS_DDR3_WE_N),                       //                .mem_we_n
        .memory_mem_reset_n                    ( HPS_DDR3_RESET_N),                    //                .mem_reset_n
        .memory_mem_dq                         ( HPS_DDR3_DQ),                         //                .mem_dq
        .memory_mem_dqs                        ( HPS_DDR3_DQS_P),                        //                .mem_dqs
        .memory_mem_dqs_n                      ( HPS_DDR3_DQS_N),                      //                .mem_dqs_n
        .memory_mem_odt                        ( HPS_DDR3_ODT),                        //                .mem_odt
        .memory_mem_dm                         ( HPS_DDR3_DM),                         //                .mem_dm
        .memory_oct_rzqin                      ( HPS_DDR3_RZQ),                      //                .oct_rzqin
       };

 

또 먼가 잘못했는지 -_-

여전히 DDR3쪽 DQS 핀 에러는 여전하고

그 와중에 용량이 부족하다고 배째는데 이게 말이... 되나?

Error (169008): Can't turn on open-drain option for differential I/O pin HPS_DDR3_DQS_N[1]
Error (169008): Can't turn on open-drain option for differential I/O pin HPS_DDR3_DQS_N[2]
Error (169008): Can't turn on open-drain option for differential I/O pin HPS_DDR3_DQS_N[3]
Error (169008): Can't turn on open-drain option for differential I/O pin HPS_DDR3_DQS_P[1]
Error (169008): Can't turn on open-drain option for differential I/O pin HPS_DDR3_DQS_P[2]
Error (169008): Can't turn on open-drain option for differential I/O pin HPS_DDR3_DQS_P[3]
Info (11798): Fitter preparation operations ending: elapsed time is 00:00:00
Warning (169064): Following 85 pins have no output enable or a GND or VCC output enable - later changes to this connectivity may change fitting results
Info (169065): Pin AUD_ADCLRCK has a permanently disabled output enable
Info (169065): Pin AUD_BCLK has a permanently disabled output enable
Info (169065): Pin AUD_DACLRCK has a permanently disabled output enable
Info (169065): Pin DRAM_DQ[0] has a permanently disabled output enable
Info (169065): Pin DRAM_DQ[1] has a permanently disabled output enable
Info (169065): Pin DRAM_DQ[2] has a permanently disabled output enable
Info (169065): Pin DRAM_DQ[3] has a permanently disabled output enable
Info (169065): Pin DRAM_DQ[4] has a permanently disabled output enable
Info (169065): Pin DRAM_DQ[5] has a permanently disabled output enable
Info (169065): Pin DRAM_DQ[6] has a permanently disabled output enable
Info (169065): Pin DRAM_DQ[7] has a permanently disabled output enable
Info (169065): Pin DRAM_DQ[8] has a permanently disabled output enable
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Info (169070): Pin HPS_SD_DATA[1] has VCC driving its datain port
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Info (169070): Pin HPS_SPIM_SS has VCC driving its datain port
Info (169070): Pin HPS_USB_DATA[0] has VCC driving its datain port
Info (169070): Pin HPS_USB_DATA[1] has VCC driving its datain port
Info (169070): Pin HPS_USB_DATA[2] has VCC driving its datain port
Info (169070): Pin HPS_USB_DATA[3] has VCC driving its datain port
Info (169070): Pin HPS_USB_DATA[4] has VCC driving its datain port
Info (169070): Pin HPS_USB_DATA[5] has VCC driving its datain port
Info (169070): Pin HPS_USB_DATA[6] has VCC driving its datain port
Info (169070): Pin HPS_USB_DATA[7] has VCC driving its datain port
Info (169186): Following groups of pins have the same dynamic on-chip termination control
Info (169185): Following pins have the same dynamic on-chip termination control: unnamed:u0|unnamed_hps_0:hps_0|unnamed_hps_0_hps_0:hps_0|unnamed_hps_0_hps_0_hps_io:hps_io|unnamed_hps_0_hps_0_hps_io_border:border|hps_sdram:hps_sdram_inst|hps_sdram_p0:p0|hps_sdram_p0_acv_hard_memphy:umemphy|hps_sdram_p0_acv_hard_io_pads:uio_pads|hps_sdram_p0_altdqdqs:dq_ddio[0].ubidir_dq_dqs|altdq_dqs2_acv_connect_to_hard_phy_cyclonev:altdq_dqs2_inst|diff_dtc_bar
Info (169066): Type bi-directional pin HPS_DDR3_DQS_N[0] uses the Differential 1.5-V SSTL Class I I/O standard
Info (169185): Following pins have the same dynamic on-chip termination control: unnamed:u0|unnamed_hps_0:hps_0|unnamed_hps_0_hps_0:hps_0|unnamed_hps_0_hps_0_hps_io:hps_io|unnamed_hps_0_hps_0_hps_io_border:border|hps_sdram:hps_sdram_inst|hps_sdram_p0:p0|hps_sdram_p0_acv_hard_memphy:umemphy|hps_sdram_p0_acv_hard_io_pads:uio_pads|hps_sdram_p0_altdqdqs:dq_ddio[0].ubidir_dq_dqs|altdq_dqs2_acv_connect_to_hard_phy_cyclonev:altdq_dqs2_inst|delayed_oct
Info (169066): Type bi-directional pin HPS_DDR3_DQ[0] uses the SSTL-15 Class I I/O standard
Info (169185): Following pins have the same dynamic on-chip termination control: unnamed:u0|unnamed_hps_0:hps_0|unnamed_hps_0_hps_0:hps_0|unnamed_hps_0_hps_0_hps_io:hps_io|unnamed_hps_0_hps_0_hps_io_border:border|hps_sdram:hps_sdram_inst|hps_sdram_p0:p0|hps_sdram_p0_acv_hard_memphy:umemphy|hps_sdram_p0_acv_hard_io_pads:uio_pads|hps_sdram_p0_altdqdqs:dq_ddio[0].ubidir_dq_dqs|altdq_dqs2_acv_connect_to_hard_phy_cyclonev:altdq_dqs2_inst|delayed_oct
Info (169066): Type bi-directional pin HPS_DDR3_DQ[1] uses the SSTL-15 Class I I/O standard
Info (169185): Following pins have the same dynamic on-chip termination control: unnamed:u0|unnamed_hps_0:hps_0|unnamed_hps_0_hps_0:hps_0|unnamed_hps_0_hps_0_hps_io:hps_io|unnamed_hps_0_hps_0_hps_io_border:border|hps_sdram:hps_sdram_inst|hps_sdram_p0:p0|hps_sdram_p0_acv_hard_memphy:umemphy|hps_sdram_p0_acv_hard_io_pads:uio_pads|hps_sdram_p0_altdqdqs:dq_ddio[0].ubidir_dq_dqs|altdq_dqs2_acv_connect_to_hard_phy_cyclonev:altdq_dqs2_inst|delayed_oct
Info (169066): Type bi-directional pin HPS_DDR3_DQ[2] uses the SSTL-15 Class I I/O standard
Info (169185): Following pins have the same dynamic on-chip termination control: unnamed:u0|unnamed_hps_0:hps_0|unnamed_hps_0_hps_0:hps_0|unnamed_hps_0_hps_0_hps_io:hps_io|unnamed_hps_0_hps_0_hps_io_border:border|hps_sdram:hps_sdram_inst|hps_sdram_p0:p0|hps_sdram_p0_acv_hard_memphy:umemphy|hps_sdram_p0_acv_hard_io_pads:uio_pads|hps_sdram_p0_altdqdqs:dq_ddio[0].ubidir_dq_dqs|altdq_dqs2_acv_connect_to_hard_phy_cyclonev:altdq_dqs2_inst|delayed_oct
Info (169066): Type bi-directional pin HPS_DDR3_DQ[3] uses the SSTL-15 Class I I/O standard
Info (169185): Following pins have the same dynamic on-chip termination control: unnamed:u0|unnamed_hps_0:hps_0|unnamed_hps_0_hps_0:hps_0|unnamed_hps_0_hps_0_hps_io:hps_io|unnamed_hps_0_hps_0_hps_io_border:border|hps_sdram:hps_sdram_inst|hps_sdram_p0:p0|hps_sdram_p0_acv_hard_memphy:umemphy|hps_sdram_p0_acv_hard_io_pads:uio_pads|hps_sdram_p0_altdqdqs:dq_ddio[0].ubidir_dq_dqs|altdq_dqs2_acv_connect_to_hard_phy_cyclonev:altdq_dqs2_inst|delayed_oct
Info (169066): Type bi-directional pin HPS_DDR3_DQ[4] uses the SSTL-15 Class I I/O standard
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Info (169066): Type bi-directional pin HPS_DDR3_DQ[5] uses the SSTL-15 Class I I/O standard
Info (169185): Following pins have the same dynamic on-chip termination control: unnamed:u0|unnamed_hps_0:hps_0|unnamed_hps_0_hps_0:hps_0|unnamed_hps_0_hps_0_hps_io:hps_io|unnamed_hps_0_hps_0_hps_io_border:border|hps_sdram:hps_sdram_inst|hps_sdram_p0:p0|hps_sdram_p0_acv_hard_memphy:umemphy|hps_sdram_p0_acv_hard_io_pads:uio_pads|hps_sdram_p0_altdqdqs:dq_ddio[0].ubidir_dq_dqs|altdq_dqs2_acv_connect_to_hard_phy_cyclonev:altdq_dqs2_inst|delayed_oct
Info (169066): Type bi-directional pin HPS_DDR3_DQ[6] uses the SSTL-15 Class I I/O standard
Info (169185): Following pins have the same dynamic on-chip termination control: unnamed:u0|unnamed_hps_0:hps_0|unnamed_hps_0_hps_0:hps_0|unnamed_hps_0_hps_0_hps_io:hps_io|unnamed_hps_0_hps_0_hps_io_border:border|hps_sdram:hps_sdram_inst|hps_sdram_p0:p0|hps_sdram_p0_acv_hard_memphy:umemphy|hps_sdram_p0_acv_hard_io_pads:uio_pads|hps_sdram_p0_altdqdqs:dq_ddio[0].ubidir_dq_dqs|altdq_dqs2_acv_connect_to_hard_phy_cyclonev:altdq_dqs2_inst|delayed_oct
Info (169066): Type bi-directional pin HPS_DDR3_DQ[7] uses the SSTL-15 Class I I/O standard
Info (169185): Following pins have the same dynamic on-chip termination control: unnamed:u0|unnamed_hps_0:hps_0|unnamed_hps_0_hps_0:hps_0|unnamed_hps_0_hps_0_hps_io:hps_io|unnamed_hps_0_hps_0_hps_io_border:border|hps_sdram:hps_sdram_inst|hps_sdram_p0:p0|hps_sdram_p0_acv_hard_memphy:umemphy|hps_sdram_p0_acv_hard_io_pads:uio_pads|hps_sdram_p0_altdqdqs:dq_ddio[0].ubidir_dq_dqs|altdq_dqs2_acv_connect_to_hard_phy_cyclonev:altdq_dqs2_inst|diff_dtc
Info (169066): Type bi-directional pin HPS_DDR3_DQS_P[0] uses the Differential 1.5-V SSTL Class I I/O standard
Error (11802): Can't fit design in device. Modify your design to reduce resources, or choose a larger device. The Intel FPGA Knowledge Database contains many articles with specific details on how to resolve this error. Visit the Knowledge Database at https://www.altera.com/support/support-resources/knowledge-base/search.html and search for this specific error message number.
Error: Quartus Prime Fitter was unsuccessful. 7 errors, 5 warnings
Error: Peak virtual memory: 5113 megabytes
Error: Processing ended: Sun Mar 22 17:55:31 2026
Error: Elapsed time: 00:00:06
Error: Total CPU time (on all processors): 00:00:05
Error (293001): Quartus Prime Full Compilation was unsuccessful. 9 errors, 341 warnings

 

로직이 부족한줄 알았는데 핀이 너무 많이 할당되어도 그런 에러가 발생하는 건가?

[링크 : https://stackoverflow.com/questions/50442061/quartus-unable-to-fit-design-to-device]

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Posted by 구차니