공기청정 돌리는데 냄새가 나서 보니
어라 헤파필터에서 냄새가?!
저번에 1차 세척 필터를 잘 안말리고 돌려서인가
아니면 보일러 많이돌리니 습해져서 냄세가 배었는지 모르겠지만
아무튼 이번에 미세먼지가 좀 쩔어줬고
색도 좀 누렇게 변했고 바람도 많이 약해졌으니
지갑사정 봐가면서 시기를 고민해 봐야할듯 ㅠㅠ
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ordoid 케이스 보려고 하다 보니
stp 확장자 지원하는 녀석중에 freecad가 있어서 좀 살펴 봐야 할 듯...
예전에 autocad 생각하고 만져본적은 있는데
autocad라기 보다는.. solidworks나 UGNX 같은 그런 류라 조작이 다르다.
아무튼 이거 할 줄 알면... stp -> gcode 해서 3d 프린트 맡겨 볼 수 있으려나...
[링크 : https://ds5dbc.blog.me/90150529954] freecad 카테고리 참조
[링크 : http://www.qtkor.com/index.php?mid=bbs03&document_srl=844] 위와 동일 내용
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오랫만에 쌓인 금액이 보이길래 기부!
전에는 안되었던거 같은데.. 이것도 기부 영수증을 끊어 주나 보네?
일단 기부 모금 달성 실패인 것들 중에 아무거나 골라서
흐음.. 예전에 지식인 활동할때는 그래도 틈틈히 눌러서 돈을 받아 했는데
활동을 안하니 확실히 모이는 금액이 확 줄긴 했네..
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머릿말에서 좋은말 한 식물이 잘 자랐다는 글로 시작을 해서 조금 실망스럽다가
전체를 다 읽어 보니 내용은 무난하면서도 괜찮은 듯.
구체적인 예를 들면서 이런 대화는 좋다, 이런 대화는 나쁘다고 해서 이해가 쏙쏙 된다.
물론 그걸 실천하는건 별개? ㅋㅋ
[링크 : https://www.kyobobook.co.kr/product/detailViewKor.laf?barcode=9788997396740]
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risc-v 라는 오픈소스 프로세서 프로젝트가 있는데
그걸 altera와 xilinx용으로 포팅(?)한 HDL 및 툴체인
[링크 : https://www.alteraforum.com/forum/showthread.php?t=55227]
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베릴로그 언어적 특성에 대해서 혼동을 하고 있었네..
Gate Level Modeling - primitives 를 이용한 게이트 레벨 설계방법 - and, or, nand, nor, xor, xnor - buf, not - bufif1, bufif0, notif1, notif0 (tri-state) |
일종의 변수 처럼 사용하여 인스턴스를 생성, 변수들을 서로 엮어 회로 구성
module and_from_nand(X, Y, F); input X, Y; output F; wire W; // Two instantiations of the module NAND nand U1(W, X, Y); nand U2(F, W, W); endmodule |
Dataflow Modeling - assign 키워드 사용 - net에 특정 논리값을 지정함으로서 데이터의 흐름을 통해(routing?) 회로 구성 - 각종 연산자들 사용가능 |
아래와 같이 wire로 net 끼리 연결하거나, wire로 선언 후 assign을 통해서 연결
wire out = in1 & in2 ; wire out; assign out = in1 & in2 ; |
Behavioral Modeling - always 키워드 이용 - always 내부의 내용은 시퀀셜 하게 작동. always들 끼리는 병렬로 작동 - alwyas 는 항상 작동하므로, 절차적 언어의 무한반복문과 유사한 개념 - 절차적(always) 에서는 블러킹과 넌블러킹이 존재 (즉, dataflow나 gate level에서는 해당 개념이 존재하지 않음. 이녀석이 혼동의 원인) - 블러킹 '=' 라인 순서대로 수행 - 넌블러킹 '<=' 넌블러킹 끼리는 동시 수행 - C언어 같은 느낌으로 if, switch-case등을 지원 - for 문은 합성툴에 따라 반복횟수 제한되거나, 지원하지 않음 |
블러킹과 넌블러킹으로 인해서 경쟁상태 발생이 가능함.
race condition 발생시에는 어떤 값이 있을지 알 수 없으므로 오작동 유발
- always들 끼리 같은 값에 쓰지 않도록 하며
- 써야 한다면 넌 블러킹으로 할당하면 값이 변동되지 않음
// illustration 1 : blocking always @(posegde clk) a = b ; always @(posedge clk) b = a; // illustration 2 : nonblocking always @(posegde clk) a <= b ; always @(posedge clk) b <= a; |
자료 괜찮은거 같은데.. 이거 상위 페이지에서 한번에 받기는 못 찾음..
[링크 : https://cms3.koreatech.ac.kr/sites/yjjang/down/dsys07/01VerilogHDL.pdf]
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FPGA 에서 <=와 =의 설명을 듣다 보니..
어? 이거 어떻게 튈지 모르는 애니까 랜덤으로 쓰면 좋겠네? 하고
검색해보니 2012년 정도에 나온 논문들이...
큭.... 아쉽다 ㅠㅠ
MD5와 결합해서 랜덤값을 한번더 꼬아주고 그걸 시드로 사용하면 어떨까 생각은 드네
[링크 : https://www.researchgate.net/...Software_Random_Number_Generation_Based_on_Race_Conditions]
| ALTERA 비트스트림 암호화 관련 조사 (0) | 2018.01.23 |
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솔찍히 나도 인간이라 내가 편리한대로 법을 지키고 싶긴 한데
그래도 서로의 약속으로 지켜야 한다는 쪽이지만 먼가 갈수록 팍팍해지는 느낌을 지울수가 없다.
프로불편러라고 하면 까이겠지만
프로불편러는 세상을 좋게 바꾸는게 아니라
자기도 모르는 사이에 그거 하나하나가
서로의 뒷목에 칼을 점점 더 가까이 들이대는 행동으로 밖에 안보인다.
[링크 : http://v.media.daum.net/v/20180119122432293]
체고는 발에서 어깨(?) 까지 높이 머리는 아님
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베릴로그 프리젠테이션 파일 보다 신기한거 발견
concatenation operator는 말그대로 합체! 하는 연산자 인데
일반적인 프로그래밍 언어라면 불가능하지만
하드웨어 배선으로는 너무나 쉬운 데이터끼리 붙이는 연산자이다.
가장 쉬운 활용예로는 Adder에서 Carry bit
r_VAL_1을 MSB 쪽으로 r_VAL_2를 LSB 쪽으로 붙여서 01111100 으로 만드는 연산자이다.
단, 부족한(?) 선은 0으로 대체 하는 듯
근데.. 이거 몇개 까지 붙일 수 있을지 궁금하네?
reg [3:0] r_VAL_1 = 4'b0111; reg [3:0] r_VAL_2 = 4'b1100; wire [7:0] w_CAT; assign w_CAT = {r_VAL_1, r_VAL_2}; |
[링크 : https://www.nandland.com/verilog/examples/example-concatenation-operator.html]
Relication operator는 복제하는 녀석인데
비트 연산으로 이걸 하려면 참 토나오는데,
하드웨어로는 배선을 분기쳐서 이어주면 되니 간편하게 쓸 수 있겠네
문법 자체는 정규표현식 같은 느낌
앞의 숫자 만큼 순서대로 붙인다 011101110111
reg [3:0] r_VAL_1 = 4'b0111; {3{r_VAL_1}}; # Replication of 0x7, 3 times is 0x777 |
[링크 : https://www.nandland.com/verilog/examples/example-replication-operator.html]
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reduction operator는
벡터에 대해서 1개의 bit로 연산을 해준다.
가장 편리한(?) 예제로는 parity 계산
bitwise and를 비트별로 계산할걸 reduction을 쓰면 한번에 끝난다.
근데 bitwise 연산자랑 일항 축약 연산자랑 어떻게 구분하지?
unary reduction operator
reg r_C; &4'b1101; r_C = |4'b0010; |
[링크 : https://www.nandland.com/verilog/examples/example-reduction-operators.html]
bitwise operator
reg r_A = 1'b1; reg r_B = 1'b0; assign w_AND_SCALAR = r_A & r_B; |
[링크 : https://www.nandland.com/verilog/examples/example-bitwise-operators.html]
+
아.. 그래서 unary 연산자 였군..
어떻게 보면 포인터와 비슷한 방식으로 단항으로 사용이 되고
항이 두개면 무조건 bitwise로 연산이 되려나?
즉, reduction은 무조건 변환 후 대입 정도만 허용되고
bitwise는 두항을 계산하고 2다른 걸 연속적으로 하는 식이 가능 할 것으로 보인다.
+
https://www.utdallas.edu/~akshay.sridharan/index_files/Page5212.htm
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