'이론 관련'에 해당되는 글 177건

  1. 2018.05.14 balanced unbalanced
  2. 2018.05.02 uart 2bit stop bit
  3. 2018.05.02 MFCCs - Mel-frequency cepstral coefficients
  4. 2018.04.24 I2c smbus slave interrupt
  5. 2018.04.22 용어 정리
  6. 2018.04.12 pmos nmos cmos
  7. 2018.04.12 Retiming
  8. 2018.04.12 XNOR ?
  9. 2018.04.06 machine cycle 과 clock cycle
  10. 2018.04.05 반가산기 전가산기

밸런스드 이거 디퍼런셜 아닌가?

[링크 : http://goldenears.net/board/ST_KB_byGE/7583]


맞으면서 아니라는 이 기묘한 내용은 머지 ㅠㅠ

밸런스드 시그널링은 그라운드와 동일한 임피던스를 지닌 (쉴드가 있거나 없거나) 두개의 도체

디퍼런셜 시그널링은 반대 극성으로 동일 신호를 전송하는 (쉴드가 있거나 없거나) 두개의 도체

Balanced signaling is two conductors (with an optional shield) that have equal impedance to ground.

Differential signaling is two conductors (with an optional shield) transmitting the same signal at opposite polarity. 

[링크 : http://www.hairballaudio.com/blog/resources/diy-resources/balanced-and-differential]

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Synchronization bits (동기화 비트)


Synchronization bits 는 2개 혹은 3개의 특수한 비트로 전송되는 데이터 패킷의 시작과 끝을 알립니다. 위 그림에서 start bit, stop bit가 해당됩니다. Start bit 는 1 bit, stop bit 는 1~2 bit 로 설정할 수 있습니다. (일반적으로 stop bit는 1bit를 사용)


Start bit 는 idle 상태(데이터 전송이 없는 상태)에서 active 상태로의 변화(1–>0)로 표시되며 stop 비트는 반대로 idle 상태로 변화함(1)을 의미합니다.

[링크 : http://www.hardcopyworld.com/ngine/aduino/index.php/archives/2080]

[링크 : https://en.wikipedia.org/wiki/Universal_asynchronous_receiver-transmitter]




The Model 33 used the seven-bit upper-case only ASCII code, also known as CCITT International Telegraphic Alphabet No. 5, with one (even) parity bit and two stop bits. The Model 33 is usually geared to run at maximum speed ten characters per second speed, i.e., 100 words per minute (wpm), but other speeds are available: 60 wpm, 66 wpm, 68.2 wpm, and 75 wpm.[9] There were also many typewheel options. The Teletype Parts Bulletin[10] lists sixty-nine available Model 33 typewheel options. 

[링크 : https://en.wikipedia.org/wiki/Teletype_Model_33]

    [링크 : https://electronics.stackexchange.com/questions/29945/one-or-two-uart-stop-bits]



1.5 stop bit

[링크 : https://electronics.stackexchange.com/questions/78788/what-is-the-meaning-of-half-bit-in-this-context]


START는 HIGH에서 LOW로 해주는 0

STOP은 LOW에서 HIGH로 해주는 1이기에

2bit STOP 역시 0b11로 표기된다.


[링크 : http://www.circuitgrove.com/tutorials/uart-universal-asynchronous-receivertransmitter]

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Posted by 구차니

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음성 인식 관련 알고리즘..


[링크 : https://blog.naver.com/mylogic/220988857132]

[링크 : https://en.wikipedia.org/wiki/Mel-frequency_cepstrum]

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I2C slave에서 마스터로 전송할 데이터가 생길 경우에는

폴링을 기다리거나, 마스터로 연결된 interrupt 핀이 있어야 한다.


Case 1: Slave has an interrupt pin


You need to connect this interrupt pin to master microcontroller. Every time the slave has some data, it should raise an interrupt. At that point, master will read the available data.


Case 2: Slave doesn't have an interrupt pin


Polling is the only option in this case. Master keeps reading all the slaves at regular interval and keeps comparing the received data with old one. If the data has changed, master will take appropriate action. You need to decide the interval according to your application. 

[링크 : https://electronics.stackexchange.com/questions/307630/slave-wants-to-send-data-to-master-in-i2c/307641]



다만 SMBUS에서는

slave가 mater 처럼 작동하여 호스트(0x08)에게 자신의 주소와 2바이트 정보는 던질 수 있도록 되어있다.

아니면 SMBALERT# 시그널을 통해 주의를 요청인데 이게 인터럽트 라인인 듯?

Arbitration in SMBus

Although conceptually a single-master bus, a slave device that supports the "host notify protocol" acts as a master to perform the notification. It seizes the bus and writes a 3-byte message to the reserved "SMBus Host" address (0x08), passing its address and two bytes of data. When two slaves try to notify the host at the same time, one of them will lose arbitration and need to retry.

An alternative slave notification system uses the separate SMBALERT# signal to request attention. In this case, the host performs a 1-byte read from the reserved "SMBus Alert Response Address" (0x0c), which is a kind of broadcast address. All alerting slaves respond with a data bytes containing their own address. When the slave successfully transmits its own address (winning arbitration against others) it stops raising that interrupt. In both this and the preceding case, arbitration ensures that one slave's message will be received, and the others will know they must retry.

SMBus also supports an "address resolution protocol", wherein devices return a 16-byte "universal device ID" (UDID). Multiple devices may respond; the one with the least UDID will win arbitration and be recognized. 

[링크 : http://www.microchip.com/forums/m/tm.aspx?m=795577&p=1]

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Simple PLD - SPLD ?

Complex PLD - CPLD


GAL : Generic Logic Array

PAL :  Programmable Array Logic

PLD : Programmable Logic Device

CPLD : Complex Programmable Logic Device

FPGA : Field Programmable Gate Array 

[링크 : https://www.embeddedrelated.com/showthread/comp.arch.embedded/9278-1.php]

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HDL에서 여러가지 종류의 primitive로 pmos, nmos, cmos 등을 지원하는데

어떤 용도인지 감이 하나도 안 잡히네..


[링크 : https://www.quora.com/What-is-the-difference-between-NMOS-PMOS-and-CMOS-transistors]

[링크 : http://www.amkor.co.kr/archives/1496]



--

공부할 꺼리

[링크 : https://www.basic4mcu.com/bbs/board.php?bo_table=k7&wr_id=11&page=1]

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전파속도라던가

게이트 통과에 따른 지연이라던가

이런저런 이유로 인해 패러럴 데이터가 같은 시간이 도착할 수 없으니까

그걸 적절하게 조정해주는걸 리타이밍이라고 함.


라우팅 레벨에서 하는걸까.. 합성레벨에서 해주는 걸까?


[링크 : https://electronics.stackexchange.com/questions/39712/what-is-clock-skew-and-why-can-it-be-negative]

[링크 : http://fpga.tistory.com/40]

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생각해보면.. XOR에 NOT이 가능한데

XNOR라고 하니 무지 생소한 느낌..


근데....

AND에 NOT이 붙으면 NAND고

OR에 NOT이 붙으면 NOR인데

XOR에 NOT이 붙으면 NXOR가 아니라 왜 XNOR 가 되는거야?



베릴로그 기호로는 둘다 허용

^~

~^

[링크 : https://en.m.wikipedia.org/wiki/XNOR_gate]

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Posted by 구차니

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아.. 한 사이클에 Add를 연산하는 걸 잘못 이해하고 있었던 것 같다.

정확하게는(?)

1 machine cycle에 1명령어 처리고

1 machine cycle은

- fetching / decoding / executing / storing 4단계로 이루어진다.

그리고

clock cycle은

회로가 작동하는 속도.. 라고 해야하려나?


다시 정리하자면.. clock은 state machine을 한단계씩 넘기는데 소요되는 시간이고

cycle은 state machine이 합쳐진 각종 모듈이 작동하는데 소요되는 시간으로 보면 되려나?


[링크 : https://www.quora.com/What-is-clock-cycle-machine-cycle-and-instruction-cycle-in-a-microprocessor]

[링크 : https://www.difference.wiki/machine-cycle-vs-clock-cycle/]



32비트 리플 캐리 가산기에서 약 65 gate delay가 필요한데

gate delay가 clock 이라고 한다면(CPU로 치면 3GHz니 머니 하는 그 클럭)

메모리에서 명령어 불러오고, 명령어 해석하고, 실행하고 저장하는 건

그 이상의 clock이 필요하고, 해당 stage를 state machine으로 간주하여

명령어 자체를 실행하는데 걸리는 시간을 Machine cycle 시간으로 간주하는 것으로 생각된다.

 In a 32-bit ripple-carry adder, there are 32 full adders, so the critical path (worst case) delay is 3 (from input to carry in first adder) + 31*2 (for carry propagation in latter adders) = 65 gate delays.  

[링크 : https://en.wikipedia.org/wiki/Adder_(electronics)#Ripple-carry_adder]


[링크 : https://en.wikipedia.org/wiki/Instructions_per_cycle]

[링크 : https://en.wikipedia.org/wiki/Cycles_per_instruction]

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Posted by 구차니

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전가산기는 반가산기 2개로 구성

반가산기는 lsb계산

전가산기는 자리상관없이


[링크 : http://woodforest.tistory.com/122]

[링크 : https://ko.m.wikipedia.org/wiki/가산기]


Cpu에서 add는 1클럭인데

캐리리플은 한 클럭에 한 비트씩만 계산

32비트 덧셈에 32클럭 소요

Adder 클럭과 cpu클럭이 다른가?

(아니면.. cycle과 clock이 다른 개념이거나?)

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