커널에서 xilinx uartlite 쓰도록 해주고
device tree에서 axi 주소 추가해주고
vivado block design에서 axi와 PS로 uartlite 블록을 연결해주면 되는건가?
[링크 : https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18842249/Uartlite+Driver]
| zynq fsbl (0) | 2023.07.07 |
|---|---|
| zynq w/o ps (0) | 2023.06.30 |
| xilinx vivado uart ip (0) | 2023.05.12 |
| xilinx bram uram (0) | 2023.05.12 |
| xilinx - partial bitstream (0) | 2023.04.24 |
cyclone IV 에서는 M9K 인것 같고
cyclone V 에서는 M10K 인가?
de10-nano 다운로드 받아서 IP catalog에서 해보니 아래와 같이 나온다.
| M9K and M10K memories are Intel/Altera’s embedded highdensity memory arrays – Nearly all modern FPGAs include similar “block memories” • Each block contains approximately 9000 or 10,000 bits of memory per block respectively |
[링크 : https://www.ece.ucdavis.edu/~bbaas/181/notes/Handout.M9K.M10K.mems.pdf]
| terasic sockit (0) | 2023.11.06 |
|---|---|
| HSMC(High Speed Mezzanine Card) (0) | 2023.10.02 |
| altera uart ip (0) | 2023.05.14 |
| altera - partial reconfigure (0) | 2023.04.24 |
| altera nios 2 epcs to ram (0) | 2023.03.28 |
xilinx 에서 보다 intel fpga쪽 보니
라이센스 이야기도 없고(그냥 있으면 기본 무료라고 보면 되는건가..?) 웬지 불안해지는 느낌
얘가 HDL 레벨에서 설정해서 쓰는 간단한 uart ip고
16550 이 전체 사양 지원하는 uart 디바이스
cyclone iv 에서는 사용불가능한데
이름만 보면 xlinix의 uartlite 같지만, 전혀 다른 ip 같은 느낌이네..
그 와중에 시리얼 라이트라는데 내가 아는 그 시리얼이 아닌가?
| HSMC(High Speed Mezzanine Card) (0) | 2023.10.02 |
|---|---|
| altera(intel fpga) m9k m10k (0) | 2023.05.14 |
| altera - partial reconfigure (0) | 2023.04.24 |
| altera nios 2 epcs to ram (0) | 2023.03.28 |
| Nios V (0) | 2021.11.01 |
uart로 검색하니 uart 16550과 uartlite라는 녀석이 나온다.
둘 다 라이센스가 included 인데.. free도 있고 무슨 차이이려나?
uartlite는 baudrate와 parity를 HDL 로 설정해야 하고(런타임 변경 불가)
[링크 : https://www.xilinx.com/products/intellectual-property/axi_uartlite.html]
uart 16550은 런타임에 변경이 가능한 ip이다.
보기에는 freeze 하나만 더 추가되는 느낌이긴한데.. S_AXI 쪽이 많이 차이나려나?
[링크 : https://www.xilinx.com/products/intellectual-property/axi_uart16550.html]
| zynq w/o ps (0) | 2023.06.30 |
|---|---|
| xilinx uartlite on zynq (0) | 2023.05.16 |
| xilinx bram uram (0) | 2023.05.12 |
| xilinx - partial bitstream (0) | 2023.04.24 |
| vivado 설치 하려고 했더니. (0) | 2023.01.08 |
BRAM(Block RAM)
URAM(Ultra RAM) - ultraScale+ 이상 제품군용
[링크 : https://wikidocs.net/86996]
block memory generator 라는 IP를 이용해서 BRAM을 할당하도록 하여 사용
(즉, HDL 레벨에서 특정 BRAM을 쓰도록 할 순 없는 것으로 예상)
| xilinx uartlite on zynq (0) | 2023.05.16 |
|---|---|
| xilinx vivado uart ip (0) | 2023.05.12 |
| xilinx - partial bitstream (0) | 2023.04.24 |
| vivado 설치 하려고 했더니. (0) | 2023.01.08 |
| 흐음.. 끌리네? (0) | 2022.11.02 |
Arria 10 HPS에서만 되는진 찾아봐야 할 듯.
| Partial reconfiguration (PR) allows you to reconfigure a portion of the FPGA dynamically, while the remaining FPGA design continues to function |
[링크 : https://cdrdv2-public.intel.com/667007/an798-683034-667007.pdf]
어째 느낌이 HPS 라인업만 되는 것 같네?
| The Intel® Quartus® Prime software supports the PR feature for the Intel® Stratix® V device family and Cyclone® V devices whose part number ends in "SC", for example, 5CGXFC9E6F35I8NSC. |
| altera(intel fpga) m9k m10k (0) | 2023.05.14 |
|---|---|
| altera uart ip (0) | 2023.05.14 |
| altera nios 2 epcs to ram (0) | 2023.03.28 |
| Nios V (0) | 2021.11.01 |
| IOFS - Intel Open FPGA Stack (0) | 2021.07.06 |
| Internal configuration access includes the ICAP (all devices), PCAP (Zynq-7000 SoC devices), and MCAP (UltraScale and UltraScale+ devices through PCIe). |
[링크 : https://docs.xilinx.com/r/2021.2-English/ug909-vivado-partial-reconfiguration/Partial-Bitstreams]
[링크 : https://support.xilinx.com/s/article/63419?language=en_US]
| xilinx vivado uart ip (0) | 2023.05.12 |
|---|---|
| xilinx bram uram (0) | 2023.05.12 |
| vivado 설치 하려고 했더니. (0) | 2023.01.08 |
| 흐음.. 끌리네? (0) | 2022.11.02 |
| xvc - xilinx virtual cable (0) | 2021.08.24 |
| 2. Executable code is stored in the EPCS. This is according to your second attempt: --- Quote Start --- I changed the reset vector to EPCS controller, it still doesn't work --- Quote End --- In this case the epcs_flash_controller is nesessary in your system. The reset vector must point to the epcs_flash_controller, which contains the bootcopier code. The exeption vector must point to On-Chip RAM because your .text segment is still located there. After power is up, NiosII start the execution of the bootcopier code from epcs_flash_controller internal ROM. This bootcopier gets application executible code from EPCS and stores it into On-Chip RAM. After bootcopier has finished its work the control passes to the application executible code in the On-Chip RAM. |
| 1.5.5. Nios II Processor Application Copied from EPCS Flash to RAM Using Boot Copier The EPCS address space is not mapped into the Altera Avalon EPCS Flash Controller’s Avalon MM slave interface. Instead, read or write accesses are done through CSRs. Upon system reset, the EPCS device needs to be initialized before usage. For these reasons, the EPCS controller-based boot copier is required for initializing the EPCS device and copying the Nios II application to RAM for execution. The EPCS controller instantiates a block of boot ROM internally at its base address (offset 0x0, just before EPCS controller’s CSRs) for storing the boot copier. Nios II reset vector offset must set to EPCS controller base address, such that upon system reset the boot copier is executed first to initialize the EPCS controller and device. |
[링크 : https://manuals.plus/ko/Intel/1-5-1-nios-ii-booting-general-flow-manual#axzz7xFS1je7Y]
| Nios® II 플래시 프로그래머를 사용할 때 --csr 옵션은 무엇입니까? 설명 직렬 플래시 컨트롤러 II IP와 함께 Nios II 플래시 프로그래머(현재 "quartus_pgm --nios2")를 디자인에 사용할 때 명령 문자열에 새로운 옵션 "--csr"를 지정해야 합니다. 해결 방법 --csr 옵션은 직렬 플래시 컨트롤러 II IP 코어의 "avl_csr" 인터페이스 주소로 지정되어야 합니다. 예를 들어 플랫폼 디자이너 시스템에서 "avl_csr" 인터페이스의 주소 범위가 0x1000_0000 0x1000_003F 경우 "--csr=0x10000000"을 사용하십시오. 이 기능은 Nios II 플래시 프로그래머 사용자 가이드의 향후 버전에서 완전히 문서화될 것으로 예상됩니다. |
[링크 : https://www.intel.co.kr/content/www/kr/ko/support/programmable/articles/000086366.html]
| altera uart ip (0) | 2023.05.14 |
|---|---|
| altera - partial reconfigure (0) | 2023.04.24 |
| Nios V (0) | 2021.11.01 |
| IOFS - Intel Open FPGA Stack (0) | 2021.07.06 |
| oneAPI Quartus pro 필요? (0) | 2021.04.06 |
크아.. 볼게 너무 많아 ㅠㅠ
그런데 openAMP가 나오는게 먼가.. 쎄~~~하다 -_-
linux / cortex-A / rpmsg <-> rtos or baremetal / cortex-M / rpmsg-lite
성능 향상은 openAMP와는 넘사벽일 수도 있는 설정이 존재하고
Core A와 Core B 이기종(heterogeneous) 장치간의 통신을 지원한다.
| nxp i.mx8mp win iot part 2 (0) | 2023.05.26 |
|---|---|
| nxp i.mx8mp win iot (0) | 2023.05.26 |
| i.mx8m plus cortex-m7 part.2 (0) | 2023.02.23 |
| i.mx8m plus cortex-m7 (0) | 2023.02.23 |
| i.mx8m plus win iot 실행 (0) | 2023.02.23 |
특이하게(?)
abs
add2,4,8 y = x + 2
이런 명령어가 추가되어있다
다만 neon 같은 simd 명령어는 없고
shift, add, sub는 있지만 mul, div가 없다.
https://0x04.net/~mwk/doc/xtensa.pdf
https://www.esp32.com/viewtopic.php?t=6477
| esp32 bt hid (0) | 2023.11.30 |
|---|---|
| esp32-cam에 lcd 달기 (0) | 2023.11.18 |
| esp32cam ptz 카메라 완료 (0) | 2021.12.30 |
| esp32 servo와 flash (0) | 2021.11.28 |
| esp32 flash on/off 버전 (0) | 2021.11.27 |
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