하드웨어/Storage2018. 2. 3. 09:29

정석은 다른데 백업하고, 레이드 풀고 포맷하고 하라는데


날릴각오하고 하드 하나 뽑고 켜서는

단일 볼륨으로 구성하고, 새하드 다시 꽂아서 별도 볼륨으로 구성하는 방법도 존재는 하는 듯


[링크 : https://blog.naver.com/stadrem/220826292344]

[링크 : http://2cpu.co.kr/nas/8628]

[링크 : https://extrememanual.net/3091] SHR은 아니고 RAID

[링크 : http://ppomppu.co.kr/zboard/view.php?id=nas&no=22091]

[링크 : http://www.bluejini.net/archives/1209]

[링크 : https://www.clien.net/service/board/kin/8681657]


RAID 유형 기본으로 일단(BASIC) 다시 설정해봐야 겠다.

[링크 : http://www.slrclub.com/bbs/vx2.php?id=slr_lecture&no=101]


[링크 :https://www.synology.com/ko-kr/knowledgebase/DSM/help/DSM/StorageManager/general]

Posted by 구차니
embeded/FPGA - ALTERA2018. 2. 3. 07:39

PLL 보다 보니 speed grade 라는게 보여서 검색해보았는데

DE0-Nano 내꺼에 박힌 녀석은

EP4CE22F17C6

Commercial 등급에 가장 빠른 녀석이다.


Operating Conditions

When Cyclone IV devices are implemented in a system, they are rated according to a set of defined parameters. To maintain the highest possible performance and reliability of Cyclone IV devices, you must consider the operating requirements described in this chapter. Cyclone IV devices are offered in commercial, industrial, extended industrial and, automotive grades. Cyclone IV E devices offer –6 (fastest), –7, –8, –8L, and –9L speed grades for commercial devices, –8L speed grades for industrial devices, and –7 speed grade for extended industrial and automotive devices. Cyclone IV GX devices offer –6 (fastest), –7, and –8 speed grades for commercial devices and –7 speed grade for industrial devices. 

[링크 : https://www.altera.com/en_US/pdfs/literature/hb/cyclone-iv/cyiv-53001.pdf]


[링크 : https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/cyclone-iv/cyiv-51001.pdf]

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Posted by 구차니
하드웨어/Storage2018. 2. 2. 22:30

하...




SHR 구성 안하고 2개 하드 독립적으로 쓰려고 했는데

이것저것 찾다가 없어서 그냥 확인확인 누르다 보니

SHR 로 구성되서 RAID1 처럼 복제중..

하.. 이거 언제 끝나고 그 이후에 어떻게 해야하나 고민이네

아놔...

Posted by 구차니
하드웨어/Storage2018. 2. 2. 21:56

머.. 정석이 없네..

그냥 시간을 투자해서 

새하드를 내부 베이에 꼽고

기존 하드는 USB 외장 하드에 꽂아서 복사할 수 밖에..


[링크 : https://www.synology.com/ko-kr/.../Can_I_use_larger_hard_drive_s_to_expand_the_storage_capacity...d]

[링크 : https://gigglehd.com/zbxe/14019436]

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Posted by 구차니
embeded/FPGA - ALTERA2018. 2. 2. 16:40

잘 된다고는 안했음 ㅋㅋㅋ


Step 1. Quartus 2

일단은 사용할 FPGA 종류 설정 그리고 핀 이름들 할당을 해줌

(귀찮으니 terasic에서 제공하는 유틸리티로 프로젝트 생성)


Step 2. Platform Designer

Nios II 구성

각종 장치를 붙이고 Nios II 내장 장치가 아닌 EPCS나 SDRAM은

Quartus 2 에서 지정한 핀 이름에 연결을 해주도록 해야 함(export 항목)


Step 3. Quartus 2

Platform Designer 에서 export로 지정한 외부 장치들과 실제 장치를 FPGA 핀을 이용하여 연결.

(말이 거창한데 on-chip memory를 제외하고는 CLK나 RESET 같이 외부와 연결되어야 할 net을 연결하란 의미)

Nios II의 instance를 생성하고 합성하여 sof를 만듦. 취향(?)에 따라 jic나 pof 등으로 변환


Step 4. Eclipse for Nios II

생성했던 Nios의 bsp와 sopc 파일을 연결하여 Nios를 구동하는데 쓰일 프로그램을 작성

Eclipse와 연결된 Flash Programmer로 굽거나

콘솔에서 SOF와 ELF를 FLASH로 변환(SREC 포맷) 후 intel HEX로 다시 변환하여

JIC나 POF로 합쳐서 FPGA에 프로그래밍 함.


한곳에서 한큐에 끝나는게 아니고 3개의 프로그램에서 아래의 3가지를 설정해야 한다.

  • FPGA 주변부 하드웨어와 (SDRAM, EPCS 등)
  • Nios 소프트웨어 (elf 확장자로 나오는)
  • 프로세서 (Nios II 설정과 입출력 포트)

설정해야 할 것이 방대한 만큼 알아야 할 게 많아서 , 제대로 다룰 수 있는 사람이 적을 수 밖에 없을 듯..


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Posted by 구차니
embeded/FPGA - ALTERA2018. 2. 2. 16:19

ASIC 까진 아니더라도, FPGA를 PLD로 양산해주는거

대신 수량이 좀 되어야 하는 듯?


[링크 : https://www.xilinx.com/products/silicon-devices/fpga/easypath.html]

[링크 : https://www.altera.com/support/support-resources/operation-and-testing/dev-hardcopyii.html]


아래 내용들을 찾아보는데 정확하게 어떤 제품군인지 모르겠네?

그냥 대신 구워주는 서비스 이런걸 생각했는데 

그런류가 아니라 실제 ASIC에 준하는 반도체로 뽑아내긴 하나보다 ㄷㄷ


자일링스의 이지패스 솔루션은 FPGA에서 디자인한 반도체를 주문형반도체(ASIC)로 만드는 대신, 저가의 프로그래머블 반도체를 통해 양산해주는 것이다. 이를 통해 시스템업체 및 반도체 업체들은 반도체 소량 양산할 경우 ASIC 과정을 거칠 필요가 없어 시스템 설계 시간을 줄이고 테스트 비용을 줄일 수 있다. 

[링크 : http://www.etnews.com/200410310006?m=1]


대부분의 비용 절감 요소가 디자인 옵션을 제한하고 최적화되지 않은 부품이나 패키지를 고객에게 과도하게 강요한다. 반면, 이지패스-6 FPGA는 기본 제품군의 모든 디바이스, 패키지, 모든 속도 및 온도 등급을 지원하는 유일한 FPGA 절감 솔루션이라는 점에서 유례 없는 제품이다. 이는 고객이 디자인을 구현하고 비용을 절감 하기 위해 모든 버텍스®-6 LX, LXT, SXT 및 HXT 디바이스를 선택할 수 있게 되었음을 의미하는 것이다.

기타 다른 방식과는 달리, 이지패스-6 FPGA는 ASIC 컨버전이나 라우팅 강화(routing-hardened) FPGA가 아니다. 버텍스-6에서 이지패스-6 디바이스로 마이그레이션 할 때 추가적인 디자인 제약이 따르지 않는다. 또한 FPGA 디자인을 재 작업하거나 다시 최적화할 필요도 없으며, 회로보드를 다시 레이아웃 할 필요도 없다. 고객이 자일링스에 디자인파일을 제공하면, 실리콘 웨이퍼를 표준 FPGA와 동일한 전기적 파라미터로 테스트하여 고객 디자인에 사용되는 특정 리소스에 대해 저장한다. 그 후 6주 내에 파생 다이가 조립 및 표시되고 최종 테스트를 거쳐 그 기능과 성능을 확인한다. 자일링스에서 최초로 단 기간 내에 프로토타입에서 즉시 양산이 가능한 디바이스를 제공하는 FPGA 비용 절감 솔루션을 선보이게 된 것이다.

[링크 : https://pldworld.blogspot.com/2009/11/1117-6-fpga-6-fpga.html]


5) CPLD(Complex Programmable Logic Device)
CPLD는 Altera에서 상업용으로 제품화되어 쓰이고 있으며, 이런한 구조를 보면 메모리와 특별한 로직함수를 구현하기 위해 Embedded Array가 있고 이 내부에는 여러 개의 Embedded Array Block이 있다. 각각의 Embedded Array Block은 2,048Bit가 있으며 이것은 RAM, ROM, FIFO, Dual-port RAM등을 구현할 수 있다. 또한 하나의 Embedded Array Block 내부에는 8개의 Logic Element(LE)와 Local interconnection 으로 구성된다. 이러한 Logic Element에는 8-Bit Counter,

Address decoder, State machine과 같은 중규모(Medium size)의 Logic block을 만들 수 있다. 외부와 인터페이스 되는 Pin 으로는 I/O Element가 있고 이는 양방향의 I/O Buffer와 전용(Dedicated)의 Pin들로 구성된다. 아울러 CPLD의 구조는 빠른 성능이나 정확한 타이밍의 예측이 필요로 하는 곳에 적합한 구조이며, FPGA의 구조는 많은 플립플롭(Flip-Flop)을 사용하는 순차 회로나 대용량이 필요한 곳에 적합한 것이기 때문에 서로 응용 분야에 따라 선택하여 적용하는

것이 좋다.



6) FPGA(Field Programmable Gate Array)
FPGA는 CPLD와 달리 PLD의 블록간의 연결을 Array 구조와 행(Row)구조의 형태를 이용하여 연결을 하는 2가지의 형태로 나누어진다. 각각의 SPLD 블록간에는 나누어진 segmented Interconnect를 쓰기 때문에 연결 상태에 따라 내부의 연결 길이가 변경 될 수가 있다. 그러므로 연결 상태에 따라 라우팅 딜레이가 다르게 되어 타이밍의 예측이 어렵고 논리 소자의 성능 또한 CPLD의 구조에 비해 떨어진다. 그러나 사용자가 사용할 수 있는 게이트의 용량은 CPLD 보다는 많다는 장점을 가지고 있는데, 이것은 각각의 구조가 나쁘다는 것보다는 사용자의 응용 부분에 따라서 특성화 할 수 있다는 방향으로 보는 것이 정확할 것이다.

3. PLD의 특징
한국의 PLD 시장은 급속히 해마다 증가하고 있다. 그리고 Altera, Xilinx, Lattice, Actel과 Quick Logic등의 미국 반도체 회사들이 한국에 프로그램형 디바이스를 제공하고 있다. Quick Logic의 Device는 많은 Flip-Flop이 내장되어 있고, P&R(Place and Route)의 성능이 우수하고 고속인 반면, 1회의 Program만 허용하기 때문에 반복해서 프로그램 하는 실험용으로는 비 적합하고, 또한 고가이기 때문에 사용상의 제약이 따른다. 여기에서는 교육용으로 제공하고 있는 Altera를 중심으로 디지털 설계 방법 및 Tools사용법을 설명하기로 한다. 또한 Altera사에서 제공하는 디바이스들은 한국에서 시장 점유율이 가장 높은 프로그램형 디바이스이고, 소프트웨어의 사용도 상당히 쉽다는 장점이 있다. 아울러 ALTERA사에서 제공하는 프로그램형 디바이스의 구조에 관하여 설명을 하고 디지털 회로를 설계하는 방법에 관하여 설명을 하겠다. 디지털 설계와 하드웨어의 구현은 AX+plus II라는 Altera 사에서 제공하는 소프트웨어를 이용하여 설명한다. 

[링크 : http://egloos.zum.com/lhh1914/v/8831239]

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Posted by 구차니
Microsoft/Office2018. 2. 2. 14:17

vlookup은 자주 쓰는데 막상 쓰다 보니.. 하나의 셀만 검색 조건으로 쓰여서 불편한데

그걸 개선할 수 있는 방법


1. 셀을 &로 묶어서 한개의 열을 추가하여 vlookup 사용

단점 : 안보이는 하나의 열을 추가하던가, 매번 관리 해야 함


2. match와 index를 이용하여 분업.

단점 : ctrl-shift-esc로 match가 실행되어야 하는데 쪼금 많이 느림


[링크 : http://pleasebetrue.tistory.com/170]

[링크 : http://xlworks.net/findingvalue_using_indexmatch/]

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Posted by 구차니

또 책선전이 되는 기사 같은데

왜 내가 진화심리학을 보게 되었냐 면은.. 어디서 주워들었는데..

그게 페미니즘 관련이었나...? 그건 기억이 안남


[링크 : http://www.kyobobook.co.kr/product/detailViewKor.laf?barcode=9788990247643]

  [링크 : http://news.khan.co.kr/kh_news/khan_art_view.html?artid=201703172104015&code=960205]

  [링크 : http://www.hani.co.kr/arti/culture/book/786868.html]


페미위키에도 내용은 있는데 딱히 눈에 안들어 와서 링크는 걸지 않으나

전반적으로 검색해본 결과

"진화심리학 자체가 페미니즘의 적으로서 여혐을 과학적으로 지지(?)하는데 사용되고 있다"

이런 분위기로 보인다.

[링크 : http://www.goham20.com/22677/]




진화심리학이 어떤 내용인가 보고있는데

아직 많이 읽진 못했지만 지금까지 읽는 내용에서 얻어지는 결론

진화심리학은 인간 본능 중 생존욕구와 번식욕구에 대한 이유를 사족으로 다는 내용이다.


단순하게(?) 자신에게 더 이득인 "이기적 유전자"와 비슷한 관점으로 논리를 단순화 시키면

자기의 생존에 유리하기 위한 방법으로

인간은 진화하는데 그 방향은 다른 생명체들이 "선택하지 않은 길"로

각종 환경에 대응하고 생존확률을 높이는 쪽으로 육체가 아닌 정신 그리고 연산력의 총아인 ""에 투자를 했고

(다르게 표현하면 피지컬이 아닌 가변성과 적응성)

뇌가 발달함에 따라 잉여(?) 연산력은 관찰력에 기반을 둔 지식과 지성으로

나에게 더 이득이 될 인자를 파악하는 DNA가 진화의 결과로 살아남았다.

즉, 성욕이니 이성에 대한 호감 그리고 근친에 대한 거부감 등은 그에 대한 부산물이고

비슷한 코어 로직에 따른 비슷한 결과이지 그걸 심리학으로 부르기에는

너무 멀리 돌아온 게 아닐까? 라는 생각이 든다.


그리고 이런 폭발적인 사회발전에 있어서, 

유전적 변화나 진화가 영향을 주기에는 너무 짧은 세대기간이고

하드웨어의 변화 속도 보다 소프트웨어 인 알고리즘에 의한 변화 속도가 크고, 메인이 되는 세태에

진화심리학이 틈새시장을 차지한게 아닐까 생각을 해본다.

Posted by 구차니


[링크 : http://www.rfdh.com/bas_rf/begin/pll.php3]


divider는 일종의 counter

클럭을 카운트 한 다음 해당 숫자가 세어지면 한 클럭을 내주면되고

내부적으로 카운터는 Flip-Flop으로 구성


multiplier는 고조파(harnomic)을 이용한다는데

비선형 소자 어쩌구 하는데 일단 패스.. ㅠㅠ

[링크 : http://www.rfdh.com/bas_rf/begin/multiplier.php3]

[링크 : http://www.rfdh.com/bas_rf/begin/harmonic.htm]


[링크 : https://en.wikipedia.org/wiki/Frequency_multiplier]

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Posted by 구차니

댓글 달려서 검색중..


이더리움이 각광받는 이유가 ASIC-resistance 인가?

검색하다 보니 이더리움 채굴하려면 3G 그래픽 카드로도 어렵다 라는 이기가 나오는데

[링크 : https://www.ddengle.com/mining/1842637]

[링크 : https://www.ddengle.com/miningbitcoin_voted/1842874]


Ethash DAG

Ethash는 PoW 시스템이다.(Proof of Work인가?). DAG(Dagger Hashimoto라고 알려진 )라 알려진 데이터 셋으로 1GB 정도 요구한다. 생성하고 기억하려는데 몇 시간이 소요된다.

[링크 : https://github.com/ethereum/wiki/wiki/Ethash-DAG]

   [링크 : https://github.com/ethereumproject/ECIPs/issues/6]


번역이 안되서 의역..

ASIC 방어 : 알고리즘을 위해 최적화 된 하드웨어의 개발로 얻어지는 이득은 최소화 해야 한다. 이상적으로 여분의 CPU 성능을 이용하여 채굴하는 평범한 사용자들을 위해 ASIC들이 개발되더라도 근소하게 적은 속도 향상이 있어야 한다.

Introduction

Dagger Hashimoto is a proposed spec for the mining algorithm for Ethereum 1.0. Dagger Hashimoto aims to simultaneously satisfy two goals:

  1. ASIC-resistance: the benefit from creating specialized hardware for the algorithm should be as small as possible, ideally to the point that even in an economy where ASICs have been developed the speedup is sufficiently small that it is still marginally profitable for users on ordinary computers to mine with spare CPU power.
  2. Light client verifiability: a block should be relatively efficiently verifiable by a light client.


Thaddeus Dryja의 Hashimoto 알고리즘은 IO-bound에 의해 ASIC 방어를 구현한다 (예를들어 마이닝 프로세스에서 메모리 읽도록 강요하는 것은 성능을 제한하는 요소가 됩니다).

-> 알고리즘의 중요요소는 공간 복잡도와 계산복잡도로 나누어지는데, 

간단하게 램을 졸라 쳐먹어 대면서 빠르게 계산할래? 아니면 램 조금 쓰고 cpu 졸라 갈궈댈래가 됨.

이더리움은 램 졸라 사용하여 성능 향상하게 해놨으니 ASIC이 추구하는 작은 시스템에는 방어가 가능할 것으로 보임

라는 의미가 되는건가?

반대로.. 그 알고리즘을 메모리 조금쓰고 CPU갈구는 알고리즘으로 치환이 가능하다면

Hashimoto 알고리즘 자체를 무효화 함으로서 구현 가능할지도 모르겠다.

Dagger Hashimoto builds on two key pieces of previous work:

  • Hashimoto, an algorithm by Thaddeus Dryja which intends to achieve ASIC resistance by being IO-bound, ie. making memory reads the limiting factor in the mining process. The theory is that RAM is in principle inherently a much more generic ingredient than computation, and billions of dollars of research already go into optimizing it for different use cases which often involve near-random access patterns (hence "random access memory"); hence, existing RAM is likely to be moderately close to optimal for evaluating the algorithm. Hashimoto uses the blockchain as a source of data, simultaneously satisfying (1) and (3) above.
  • Dagger, an algorithm by Vitalik Buterin which uses directed acyclic graphs to simultaneously achieve memory-hard computation but memory-easy validation. The core principle is that each individual nonce only requires a small portion of a large total data tree, and recomputing the subtree for each nonce is prohibitive for mining - hence the need to store the tree - but okay for a single nonce's worth of verification. Dagger was meant to be an alternative to existing memory-hard algorithms like Scrypt, which are memory-hard but are also very hard to verify when their memory-hardness is increased to genuinely secure levels. However, Dagger was proven to be vulnerable to shared memory hardware acceleration by Sergio Lerner and was then dropped in favor of other avenues of research. 

[링크 : https://github.com/ethereum/wiki/blob/master/Dagger-Hashimoto.md]


다르게 생각하면

ASIC에 DDR 램 8기가씩 박아대고 돌리면 제작은 가능하나,

램 특성상 IO 성능에 한계가 생겨 ASIC을 통해 빠르게 연산을 할 수 있도록 하여도

DDR SDRAM의 I/O 성능의 한계가 실제 연산 가능한 한계치로 수렴하게 되고

즉, 모든 채굴시스템의 성능적 한계는 메모리 대역폭으로 제한되게 된다.

그렇기에 ASIC도 FPGA도 CPU도 GPGPU도 모두 어느정도 공평하게 하향평준화(!) 되어 공정성을 유지한다

인가?

다만 near random 이라고 하니 충분히 큰 SRAM을 이용하여 cache를 구현한 다음

DDR <-> SRAM(SDRAM 아님) <-> ASIC 구조로 간다면 성능 향상도 일부 가능하겠지만

그렇게 복잡한 구조로 가면 이래저래 ASIC으로 구현하는게 투자비용 대비 채산성이 떨어지니

의도한 대로 어느정도는 작동이 가능할 것으로 보인다.


단, 메모리 대역폭에 제한되므로, 상상치도 못한 고속 메모리가 나온다면

혹은 PC에서 하기 힘든 멀티채널 메모리를 ASIC에서 구현해서 대역폭을 끌어 올린다면

승산이 있을지도 모르겠다.

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