클라우드 관련해서 유명한 녀석인데

대충 읽어 보니.. 결국에는 클라우드는 IDC/서버들의 자동화를 위한 녀석이었나?

일반 사용자에게는 정말 뜬구름 잡는 소리였을 뿐인건가? 라는 생각이 든다.


일단 컴포넌트는 아래와 같은데 Nova가 메인이고

전체 클라우드를 관리하며, 각각 자기가 담당하는 관할이 있어

이것을 유기적으로 묶어 관리하여 자동화 하는것이 openstack이다.


기본적으로 오픈스택 돌리려면 서버 댓수가 어마어마하게 필요한 듯.



[링크 : https://en.wikipedia.org/wiki/OpenStack]

[링크 : https://www.openstack.org/]


+

기존에 서버는 물리적으로 구성되었는데 PXE 등의 네트워크 부트 기술을 이용해 NAS를 로컬 하드로 사용하고

네트워크 가상화를 통해 독립 호스팅 하는 식의 네트워크 안정성을 꾀한다.

그 과정에서 수 많은 작업이 필요한데 이걸 자동화 하여 사람의 개입 없이 혹은 최소화 해주는것이

클라우드 관리에 주요한 업무가 되고 이를 지원하는게 오픈스택이나 클라우드 서비스로 보인다.


+

IDC 가동율을 고려하면 pc도 hot spare 개념으로 남겨두고 레디하고 있다가

필요하면 바로 붙여서 교체하는 식으로 가동율을 올리는게 목표일려나?

어짜피 물리적으로 컴퓨터가 나가거나, 논리적으로 오류가 나도 

VM에 의해서 여러개의 인스턴스들이 작동하고 있거나 대기하고 있다면

해당 VM에 원격 스토리지를 붙이고 새롭게 네트워크를 구성함으로서

물리적 배선이나 교체없이(즉, 관리자의 수동 개입없이) IDC가 사용자 요구에 맞춰

작동하게 되는거니.. 과거 보았던 autonomous computing의 IDC 버전이라고 봐도 무방해 보인다.

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Posted by 구차니

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Posted by 구차니
embeded/FPGA - ALTERA2018. 6. 27. 13:47

당연히(?) initial은 있어야 하는데

모듈내에서 사용하는 reg 변수들에 대해서도 처리가 되어 있지 않으면

값이 X가 나오면서 garbage 값이라 처리를 못하는 것으로 보인다.


예전에 구한 소스인데, 시뮬레이션 안되던거 혹시나 해서

모듈내에 사용되는 reg 변수를 0으로 초기화 해주니 시뮬레이션이 잘 진행된다.

module vga640x480(

input clk,

input rst,

output [7:0] LED,

output reg hsync,

output reg vsync,

output [3:0] r,

output [3:0] g,

output [3:0] b

);


reg clk25;

reg [9:0] horizontal_counter;

reg [9:0] vertical_counter;


reg [9:0] X;

reg [9:0] Y;


wire [7:0] red;

wire [7:0] green;

wire [7:0] blue;


initial

begin

horizontal_counter = 0;

vertical_counter = 0;

end


assign r[3:0] = ((horizontal_counter >= 144) 

&& (horizontal_counter < 784) 

&& (vertical_counter >=39)

&& (vertical_counter < 519)) ? red : 4'b000; 

assign g[3:0] = ((horizontal_counter >= 144) 

&& (horizontal_counter < 784) 

&& (vertical_counter >=39)

&& (vertical_counter < 519)) ? green : 4'b000; 

assign b[3:0] = ((horizontal_counter >= 144) 

&& (horizontal_counter < 784) 

&& (vertical_counter >=39)

&& (vertical_counter < 519)) ? blue : 4'b000; 


assign red =   ((horizontal_counter >= 144)&&(horizontal_counter < 344) ) ? 4'b1111 : 4'b0000;

assign green = ((horizontal_counter >= 344)&&(horizontal_counter < 544) ) ? 4'b1111 : 4'b0000;

assign blue =  ((horizontal_counter >= 544)&&(horizontal_counter < 784) ) ? 4'b1111 : 4'b0000;


always @(posedge clk)

begin


if (clk25 == 0)

begin

   clk25 <= 1;

end   

else

begin

clk25 <= 0;

   end

end



always @(posedge clk25)

begin

if ((horizontal_counter > 0) && (horizontal_counter < 97))// -- 96+1

begin

hsync <= 0;

end

else

begin

hsync <= 1;

end 

if ((vertical_counter > 0 ) && (vertical_counter < 3 )) //-- 2+1

begin

vsync <= 0;

end

else

begin

vsync <= 1;

end

horizontal_counter <= horizontal_counter+1;

    

if (horizontal_counter == 800) 

begin

vertical_counter <= vertical_counter+1;

horizontal_counter <= 0;

end

    

if (vertical_counter == 521)

begin

vertical_counter <= 0;

end

end



endmodule  


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Posted by 구차니
embeded/FPGA - ALTERA2018. 6. 27. 11:01

modelsim에서 파형을 어떻게 계측하나 해서 찾아 보니..

3.4.4 Measuring time

In wave viewer, select from top menus Add -> Cursor. Now you'll see 2 vertical lines (cursors). You can easily drag them and see the time interval between on the bottom. This is very handy when have to measure the execution time (or signal frequency). Just divide the time with the duration of a clock period to derive the number of clock cycles. 

[링크 : http://www.tkt.cs.tut.fi/tools/public/tutorials/mentor/modelsim/getting_started/gsms.html]


음.. 메뉴를 보니 A가 단축키네..


너무 멀지 않은 edge에 커서를 클릭하면 대충 달라 붙는데 A 누르면 저렇게 하나씩 생겨나고

아래에 cursor 가 생겨나는데 적절히 이용하면 될 듯?


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Posted by 구차니

여전히 화면은 안나오지만 일단 modelsim에서 패턴은 대충 확인했으니

이제 맞춰나가면 될 듯..

module vga640x480(

input clk,

input rst,

output [7:0] LED,

output hsync,

output vsync,

output [3:0] r,

output [3:0] g,

output [3:0] b

);


parameter HSYNC = 190;

parameter HBP = (190 + 96);

parameter HVID = (190 + 96 + 1271);

parameter HFP = (190 + 96 + 1271 + 32);

parameter HTOTAL = 1589;


parameter VSYNC = 3200;

parameter VBP = (3200 + 52400);

parameter VVID = (3200 + 52400 + 762650);

parameter VFP = (3200 + 52400 + 762650 + 15900);

parameter VTOTAL = 834150;


reg [19:0] cnt;


always @ (posedge clk or negedge rst)

begin

if (~rst)

cnt <= 0;

else

begin

if(cnt < VTOTAL) cnt <= cnt + 1;

else cnt <= 0;

end

end


assign LED[0] = ~vsync;

assign LED[1] = ~hsync;

assign r[3:0] = (((VBP < cnt) && (cnt < VVID)) && ((HBP < (cnt % HTOTAL)) && ((cnt % HTOTAL) < HVID))) ? 4'b1111 : 4'b0000;

assign g[3:0] = (((VBP < cnt) && (cnt < VVID)) && ((HBP < (cnt % HTOTAL)) && ((cnt % HTOTAL) < HVID))) ? 4'b1111 : 4'b0000;

assign b[3:0] = (((VBP < cnt) && (cnt < VVID)) && ((HBP < (cnt % HTOTAL)) && ((cnt % HTOTAL) < HVID))) ? 4'b1111 : 4'b0000;

assign hsync = ((cnt % HTOTAL) < HSYNC)? 0 : 1;

assign vsync = ((cnt         ) < VSYNC)? 0 : 1;


endmodule 


다시 보니.. 비디오 출력 하는 부분에서 &&대신 & 쓰지 않나

조건식 비교 범위를 반대로 하지 않나(그러니 계속 0이지) 완전 난리 부르스. ㄷㄷ


타이밍이 잘못되었나.. 왜 안나올까...


Posted by 구차니
개소리 왈왈/독서2018. 6. 27. 10:02

어느 녀석이 온지 모르겠지만

드디어 82년 김지영 책 도착!!!


3달만에 왔네 ㄷㄷ



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Posted by 구차니