embeded/FPGA - XILINX2018. 3. 23. 15:49

vivado I/O Ports 연결 컨셉

업체가 다르니까 당연히(?) 다르겠지만 완전 다르네 -ㅁ-


자일링스 vivado는 아래의 순서로 프로젝트가 진행된다.


Step 1. HDL로 작성하고

Step 2. Synthesis 하고

Step 3. Implementation 하고

Step 4. Implementation Design 에서 패키지 핀과 물리적으로 연결하고

Step 5. Bitstream을 생성한다.



순수하게 HDL만 구현하는 사람과 하드웨어 핀을 연결하는 부분을 구분함으로서

시스템 레벨 작업자를 분리할수도 있게 되어있는 점은 확실히 장점으로 보인다.

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Posted by 구차니
embeded/FPGA - ALTERA2018. 3. 23. 11:50

intel FPGA/altera 소비전력 예측


MAX 10

[링크 : https://www.altera.com/support/support-resources/operation-and-testing/power/max-10-estimator.html]

[링크 : https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/max-10/ug_m10_pwr.pdf]


Cyclone V

Browse the <Kit install directory>/example/board_test_system.

• In this directory locate the executable for the Power Monitor (PowerMonitor.exe)

[링크 : https://www.altera.com/en_US/pdfs/literature/an/an734.pdf]


Arria V 

You can also run the Power Monitor as a stand-alone application. PowerMonitor.exe

resides in the <install dir>\kits\arriaVST_5astfd5kf40es_soc\examples\board_test_system directory.

[링크 : https://www.terasic.com.tw/cgi-bin/page/archive_download.pl?...FID=1669b64ef79c0ddc8174518f9393acf8]

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Posted by 구차니
embeded/FPGA - XILINX2018. 3. 20. 14:57

vivado device constraint

아 몰라.. 전에 살까했던 녀석 문서들 뒤지면 처음부터 하는법 나오려나?

[링크 : https://reference.digilentinc.com/reference/programmable-logic/arty/reference-manual]


걍.. TCL로 해야 하는거였나 -ㅁ-?!!!

[링크 : https://github.com/Digilent/digilent-xdc/blob/master/Arty-A7-35-Master.xdc]

---

quartus 2가 단순한거였나..

머이리 핀 설정하는게 복잡해? ㅠㅠ


[링크 : http://www.pldworld.com/_xilinx/html/toolman/ug888-vivado-design-flows-overview-tutorial_final_kr.pdf]

---


일장일단은 있겠지만

quartus2 처럼 GUI로 핀 할당하는건 어디서 하는건지 모르겠네


SYNTHESIS나 IMPLEMENTATION을 누르고 나서

메뉴 Windows - Device Constraints / Package Pins / I/O Ports

Open Synthesized Design/Open Implemented Design 에서 먼가 하는거 같은데 방법을 못 찾음..


[링크 : https://www.xilinx.com/.../xilinx2017_1/ug899-vivado-io-clock-planning.pdf]

[링크 : https://www.xilinx.com/video/hardware/using-the-xdc-constraint-editor.html]


아무튼.. xdc 파일에 set_property로 추가해야 하나.. GUI로 해야하나 그것이 문제로다?

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Posted by 구차니
embeded/FPGA - XILINX2018. 3. 20. 14:10

vivado language template

altera에만 있는줄 알았는데 당연히(?) xilinx의 vivado에도 존재한다. (ISE까지 내려가서 뒤지기는 귀찮)




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Posted by 구차니
embeded/FPGA - ALTERA2018. 3. 19. 14:48

intel quartus 2 modelsim 사용하기

몰라서 그런것도 있지만 어렵네..

[링크 : https://www.altera.com/en_US/pdfs/literature/ug/ug_gs_msa_qii.pdf]


Quartus 2 17.1 에 포함된 녀석 일단 실행!

근데 스플래시 이미지에서 문구가 잘리다니 ㅋㅋ


원래는 Mentor Graphics 꺼고 Intel FPGA 에디션으로 커스텀 버전..


몰라서 이것저것 찾아서 막 해보니 먼가 나오는데

무슨 내용인지 이해도 안되고 멘붕중 -ㅁ-

[링크 : https://blog.naver.com/bohkyou/100093456018]

[링크 : https://t1.daumcdn.net/cfile/blog/190355495073BECF2D]

[링크 : http://www.hansung.ac.kr/web/jblee/507967?p_p_id=EXT_BBS...]


Step 1. 시뮬레이션 할 파일을 불러오거나, 새 파일로 해서 저장

module halfadder(a,b,s,c);

input a,b;

output s,c;

xor(s,a,b);

and(c,a,b);

endmodule 

Step 2. Compile 버튼 클릭

Step 3. Work 디렉토리 생성할지 물어보고 생성하면 빌드 함

Step 4. 먼가 커맨드 열심히 쳐서 시뮬레이션

vsim halfadder

# vsim halfadder 

# Start time: 14:44:03 on Mar 19,2018

# Loading work.halfadder

view wave

# .main_pane.wave.interior.cs.body.pw.wf

add wave *

force a 0 0ns, 1 20ns -r 40ns

run 100ns 


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Posted by 구차니
embeded/FPGA - ALTERA2018. 3. 19. 14:09

fpga clocked video


xilinx는 VDMA로 검색해보라는 조언을 받음

[링크 : https://www.xilinx.com/support/documentation/ip_documentation/axi_vdma/v6_2/pg020_axi_vdma.pdf]


altera쪽 suite

The Video and Image Processing Suite contains the following MegaCore® functions:

■ “2D FIR Filter MegaCore Function” on page 4–1

■ “2D Median Filter MegaCore Function” on page 5–1

■ “Alpha Blending MegaCore Function” on page 6–1

■ “Avalon-ST Video Monitor MegaCore Function” on page 7–1

■ “Chroma Resampler MegaCore Function” on page 8–1

■ “Clipper MegaCore Function” on page 9–1

■ “Clipper II MegaCore Function” on page 10–1

■ “Clocked Video Input MegaCore Function” on page 11–1

■ “Clocked Video Output MegaCore Function” on page 12–1

■ “Color Plane Sequencer MegaCore Function” on page 13–1

■ “Color Space Converter MegaCore Function” on page 14–1

■ “Control Synchronizer MegaCore Function” on page 15–1

■ “Deinterlacer MegaCore Function” on page 16–1

■ “Deinterlacer II MegaCore Function” on page 17–1

■ “Broadcast Deinterlacer MegaCore Function” on page 18–1

■ “Frame Reader MegaCore Function” on page 19–1

■ “Frame Buffer MegaCore Function” on page 20–1

■ “Gamma Corrector MegaCore Function” on page 21–1

■ “Interlacer MegaCore Function” on page 22–1

■ “Scaler II MegaCore Function” on page 23–1

■ “Switch MegaCore Function” on page 24–1

■ “Test Pattern Generator MegaCore Function” on page 25–1

■ “Trace System MegaCore Function” on page 26–1

[링크 : https://www.altera.co.jp/content/dam/altera-www/global/ja_JP/pdfs/literature/ug/ug_vip.pdf]

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Posted by 구차니
embeded/ARM2018. 3. 19. 10:38

ARM MPMC(multiport memory controller)

대명사로서 MPMC가 쓰이는 듯?

ARM에도 해당 메모리 컨트롤러가 존재하는 것으로 보인다.


[링크 : https://static.docs.arm.com/ddi0277/f/DDI0277.pdf]

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Posted by 구차니
embeded/FPGA - ALTERA2018. 3. 19. 10:37

multiport memory controller

카페에서 이미지 돌리는데 대역폭 어쩌구 질문에

멀티포트 이야기가 나와서 검색해보니..

일단 과거에(?) VRAM으로 듀얼포트 SDRAM 계열로 생각되는데

해당되는 칩이 어떤게 있는지는 좀 찾아봐야 할 듯..


The MPMC is created by combining the Memory Interface Generator (MIG) core and the AXI Interconnect IP, both of which are provided in the Vivado tools.

[링크 : https://www.xilinx.com/support/documentation/application_notes/xapp1164.pdf]

[링크 : https://www.xilinx.com/products/intellectual-property/mpmc.html]


[링크 : https://www.altera.co.jp/ja_JP/pdfs/literature/an/an637.pdf]

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Posted by 구차니
embeded/FPGA - XILINX2018. 3. 15. 15:52

xilinx 고속 시리얼 인터페이스

Implementing SMPTE SDI Interfaces with Artix-7 FPGA GTP Transceivers

[링크 : https://www.xilinx.com/support/documentation/application_notes/xapp1097-smpte-sdi-a7-gtp.pdf]


순서도 약자도 모르겠다.

일단 대충 정리하면 아래정도 순서가 되려나?

GTP(3.2~6.6Gbps)

GTR(6.0Gbps)

GTX(12.5Gbps)

GTH(16.3Gbps)

GTZ(28.05Gbps)

GTY(32.75Gbps)

GTM(58.0Gbps)


7 Series and 6 Series(Spartan)

GTP(3.2~6.6Gbps) Power optimized

GTX(12.5Gbps) low jitter and strongest qualization 이니 Xtrong(던킨 커피냐!) 인가?

GTH(16.3Gbps) High performance

GTZ(28.05Gbps) Jitter니까 Z?


UltraScale

GTR(6.0Gbps) integRated? pRotocol?

GTH(16.3Gbps) High performance

GTY(32.75Gbps) X 다음꺼라 Y?

GTM(58.0Gbps) Maximum performance


  • UltraScale+ GTR (6.0 Gb/s): Easiest integration of common protocols to the Zynq Processor Subsystem
  • UltraScale+ GTH (16.3 Gb/s): Low power & high performance for the toughest backplanes
  • UltraScale+ GTY (32.75 Gb/s): Maximum NRZ performance for the fastest optical and backplane applications; 33G transceivers for chip-to-chip, chip-to-optics, and 28G backplanes
  • UltraScale GTH (16.3 Gb/s): Low power & high performance for the toughest backplanes
  • UltraScale GTY (30.5 Gb/s): High performance for optical and backplane applications; 30G transceivers for chip-to-chip, chip-to-optics, and 28G backplanes
  • UltraScale+ GTM (58 Gb/s): Maximum performance using PAM4 for 58G chip-to-chip, chip-to-optics, and backplane applications
  • 7 Series GTP (6.6 Gb/s): Power optimized transceiver for consumer and legacy serial standards
  • 7 Series GTX (12.5 Gb/s): Lowest jitter and strongest equalization in a mid-range transceiver
  • 7 Series GTH (13.1 Gb/s): Backplane and optical performance through world class jitter and equalization
  • 7 Series GTZ (28.05 Gb/s): Highest rate, lowest jitter 28G transceiver in a 28nm FPGA
  • Spartan-6 GTP (3.2 Gb/s): Power and cost optimized transceiver for cost-sensitive applications


아무튼.. 웬지 조만간 쓸모없이 이런거 해볼지도...?!

[링크 : https://www.xilinx.com/products/technology/high-speed-serial.html]

  [링크 : https://www.xilinx.com/support/documentation/user_guides/ug482_7Series_GTP_Transceivers.pdf]

  [링크 : https://www.xilinx.com/support/documentation/user_guides/ug476_7Series_Transceivers.pdf]


공식적인 약어는 없다는데

[링크 : https://forums.xilinx.com/t5/Virtex-Family-FPGAs/What-does-GTP-GTX-stand-for/td-p/18238]


RocketIO를 흡수하면서 생겨난 기술이라. 

그걸 추적하면 무언가 있을거 같은데 찾기 귀찮음..

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Posted by 구차니
embeded/FPGA - ALTERA2018. 3. 3. 13:20

quartus 2 insert template

Quartus 2에 내장된 기능으로

미리 만들어 진 템플릿을 통해 더 효율적으로 HDL을 생성할 수 있다고 한다.

문서 편집기의 아무곳에서 우클릭을 하면 "Insert Template" 를 볼 수 있는데


모듈 단위로 미리 짜여진 코드들이 쭈루룩 뜨게 된다.


그나저나 못보던 문법들이 보이네.. ㅠㅠ


12 Recommended HDL Coding Styles

[링크 : https://www.altera.com/en_US/pdfs/literature/hb/qts/qts-qps-5v1.pdf] 810page 

    [링크 : http://cafe.naver.com/alteratown/8683]

저작자표시 (새창열림)

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