자이로 센서는 각속도를 재는 애고
센서의 한계와 적분오차로 인해서 한곳으로 수렴하게 되는데
아마 VR을 사용시에 아래나 위로 쳐박히는 이유가 자이로 드리프트 라는 현상 떄문인듯?
[링크 : http://hs36.tistory.com/32]
[링크 : http://pinkwink.kr/78]
동영상을 보니 내가 경험한 것은 적분 오차인 거지
자이로 드리프트는 아니었던 듯
| vga 출력 Hsync, Vsync 파형 (0) | 2018.06.08 |
|---|---|
| color bar (BT.471-1) (0) | 2018.06.05 |
| balanced unbalanced (0) | 2018.05.14 |
| MFCCs - Mel-frequency cepstral coefficients (0) | 2018.05.02 |
| 용어 정리 (0) | 2018.04.22 |
밸런스드 이거 디퍼런셜 아닌가?
[링크 : http://goldenears.net/board/ST_KB_byGE/7583]
맞으면서 아니라는 이 기묘한 내용은 머지 ㅠㅠ
밸런스드 시그널링은 그라운드와 동일한 임피던스를 지닌 (쉴드가 있거나 없거나) 두개의 도체
디퍼런셜 시그널링은 반대 극성으로 동일 신호를 전송하는 (쉴드가 있거나 없거나) 두개의 도체
Balanced signaling is two conductors (with an optional shield) that have equal impedance to ground. Differential signaling is two conductors (with an optional shield) transmitting the same signal at opposite polarity. |
[링크 : http://www.hairballaudio.com/blog/resources/diy-resources/balanced-and-differential]
| color bar (BT.471-1) (0) | 2018.06.05 |
|---|---|
| 자이로 드리프트 (0) | 2018.05.15 |
| MFCCs - Mel-frequency cepstral coefficients (0) | 2018.05.02 |
| 용어 정리 (0) | 2018.04.22 |
| pmos nmos cmos (0) | 2018.04.12 |
| 자이로 드리프트 (0) | 2018.05.15 |
|---|---|
| balanced unbalanced (0) | 2018.05.14 |
| 용어 정리 (0) | 2018.04.22 |
| pmos nmos cmos (0) | 2018.04.12 |
| Retiming (0) | 2018.04.12 |
Simple PLD - SPLD ?
Complex PLD - CPLD
GAL : Generic Logic Array PAL : Programmable Array Logic PLD : Programmable Logic Device CPLD : Complex Programmable Logic Device FPGA : Field Programmable Gate Array |
[링크 : https://www.embeddedrelated.com/showthread/comp.arch.embedded/9278-1.php]
| balanced unbalanced (0) | 2018.05.14 |
|---|---|
| MFCCs - Mel-frequency cepstral coefficients (0) | 2018.05.02 |
| pmos nmos cmos (0) | 2018.04.12 |
| Retiming (0) | 2018.04.12 |
| XNOR ? (0) | 2018.04.12 |
HDL에서 여러가지 종류의 primitive로 pmos, nmos, cmos 등을 지원하는데
어떤 용도인지 감이 하나도 안 잡히네..
[링크 : https://www.quora.com/What-is-the-difference-between-NMOS-PMOS-and-CMOS-transistors]
[링크 : http://www.amkor.co.kr/archives/1496]
--
공부할 꺼리
[링크 : https://www.basic4mcu.com/bbs/board.php?bo_table=k7&wr_id=11&page=1]
| MFCCs - Mel-frequency cepstral coefficients (0) | 2018.05.02 |
|---|---|
| 용어 정리 (0) | 2018.04.22 |
| Retiming (0) | 2018.04.12 |
| XNOR ? (0) | 2018.04.12 |
| machine cycle 과 clock cycle (0) | 2018.04.06 |
전파속도라던가
게이트 통과에 따른 지연이라던가
이런저런 이유로 인해 패러럴 데이터가 같은 시간이 도착할 수 없으니까
그걸 적절하게 조정해주는걸 리타이밍이라고 함.
라우팅 레벨에서 하는걸까.. 합성레벨에서 해주는 걸까?
[링크 : https://electronics.stackexchange.com/questions/39712/what-is-clock-skew-and-why-can-it-be-negative]
[링크 : http://fpga.tistory.com/40]
| 용어 정리 (0) | 2018.04.22 |
|---|---|
| pmos nmos cmos (0) | 2018.04.12 |
| XNOR ? (0) | 2018.04.12 |
| machine cycle 과 clock cycle (0) | 2018.04.06 |
| 반가산기 전가산기 (0) | 2018.04.05 |
생각해보면.. XOR에 NOT이 가능한데
XNOR라고 하니 무지 생소한 느낌..
근데....
AND에 NOT이 붙으면 NAND고
OR에 NOT이 붙으면 NOR인데
XOR에 NOT이 붙으면 NXOR가 아니라 왜 XNOR 가 되는거야?
베릴로그 기호로는 둘다 허용
^~
~^
| pmos nmos cmos (0) | 2018.04.12 |
|---|---|
| Retiming (0) | 2018.04.12 |
| machine cycle 과 clock cycle (0) | 2018.04.06 |
| 반가산기 전가산기 (0) | 2018.04.05 |
| 패시브/액티브 프로브 (0) | 2018.03.15 |
아.. 한 사이클에 Add를 연산하는 걸 잘못 이해하고 있었던 것 같다.
정확하게는(?)
1 machine cycle에 1명령어 처리고
1 machine cycle은
- fetching / decoding / executing / storing 4단계로 이루어진다.
그리고
clock cycle은
회로가 작동하는 속도.. 라고 해야하려나?
다시 정리하자면.. clock은 state machine을 한단계씩 넘기는데 소요되는 시간이고
cycle은 state machine이 합쳐진 각종 모듈이 작동하는데 소요되는 시간으로 보면 되려나?
[링크 : https://www.quora.com/What-is-clock-cycle-machine-cycle-and-instruction-cycle-in-a-microprocessor]
[링크 : https://www.difference.wiki/machine-cycle-vs-clock-cycle/]
32비트 리플 캐리 가산기에서 약 65 gate delay가 필요한데
gate delay가 clock 이라고 한다면(CPU로 치면 3GHz니 머니 하는 그 클럭)
메모리에서 명령어 불러오고, 명령어 해석하고, 실행하고 저장하는 건
그 이상의 clock이 필요하고, 해당 stage를 state machine으로 간주하여
명령어 자체를 실행하는데 걸리는 시간을 Machine cycle 시간으로 간주하는 것으로 생각된다.
In a 32-bit ripple-carry adder, there are 32 full adders, so the critical path (worst case) delay is 3 (from input to carry in first adder) + 31*2 (for carry propagation in latter adders) = 65 gate delays. |
[링크 : https://en.wikipedia.org/wiki/Adder_(electronics)#Ripple-carry_adder]
| Retiming (0) | 2018.04.12 |
|---|---|
| XNOR ? (0) | 2018.04.12 |
| 반가산기 전가산기 (0) | 2018.04.05 |
| 패시브/액티브 프로브 (0) | 2018.03.15 |
| buck boost 컨버터 효율... (0) | 2018.02.09 |
전가산기는 반가산기 2개로 구성
반가산기는 lsb계산
전가산기는 자리상관없이
[링크 : http://woodforest.tistory.com/122]
[링크 : https://ko.m.wikipedia.org/wiki/가산기]
Cpu에서 add는 1클럭인데
캐리리플은 한 클럭에 한 비트씩만 계산
32비트 덧셈에 32클럭 소요
Adder 클럭과 cpu클럭이 다른가?
(아니면.. cycle과 clock이 다른 개념이거나?)
| XNOR ? (0) | 2018.04.12 |
|---|---|
| machine cycle 과 clock cycle (0) | 2018.04.06 |
| 패시브/액티브 프로브 (0) | 2018.03.15 |
| buck boost 컨버터 효율... (0) | 2018.02.09 |
| PLL 구조와 Frequency Divider / Multiplier (0) | 2018.02.01 |
웨비나 보는데 첨보는 단어가 나와서 검색...
액티브는 능동 소자가 들어가는 만큼 전압범위가 좁지만
캐패시턴스가 적어서 더 정밀하게 측정이 가능하다 이런 내용
(기가 단위까지 측정, 하지만 정전기나 전기 범위에 민감함)
패시브 전압 프로브 패시브 프로브는 와이어와 커넥터, 그리고 보상 또는 감쇠가 필요할 경우 저항과 커패시터로 구성됩니다. 트랜지스터 또는 증폭기와 같은 능동 컴포넌트가 없으므로 프로브에 전원을 공급할 필요가 없습니다. 액티브 전압 프로브 액티브 프로브는 트랜지스터 등과 같은 능동 컴포넌트를 포함하거나 이에 의존하여 작동합니다. 대부분의 경우 능동 장치로는 FET(Field-Effect Transistor: 전계 효과 트랜지스터)가 사용됩니다. 디퍼런셜 프로브 디퍼런셜 신호는 대지 접지가 아니라 서로를 기준으로 삼는 신호를 의미합니다. 그림 2.3에 이러한 신호의 몇 가지 예가 나와 있습니다. 여기에는 컬렉터 부하 저항 사이에서 발생되는 신호, 디스크 드라이브 읽기 채널 신호, 다중 위상 전력 시스템, 기타 신호가 본질적으로 접지 위에서 "플로팅"하는 다수의 상황이 포함됩니다 고전압 프로브 "고전압"이란 용어는 상대적입니다. 반도체 업계에서 고전압으로 간주되는 전압이 전력 업계에서는 사실상 아무 것도 아닐 수 있습니다. 여하튼 프로브와 관련해서는 고전압을 일반적인 범용 10X 패시브 프로브로 안전하게 처리할 수 있는 전압을 초과하는 전압이라고 정의할 수 있습니다. |
[링크 : http://www.sambow.com/files/60K-6053-12_2012.11.14.19.33.08_2329_KO.pdf]
| machine cycle 과 clock cycle (0) | 2018.04.06 |
|---|---|
| 반가산기 전가산기 (0) | 2018.04.05 |
| buck boost 컨버터 효율... (0) | 2018.02.09 |
| PLL 구조와 Frequency Divider / Multiplier (0) | 2018.02.01 |
| opto-isolator (0) | 2018.01.10 |
|
