embeded/FPGA - ALTERA2018. 4. 17. 11:32

quartus 프로젝트 entry point 설정

Project Navigator에서 Hierarchy

FPGA 우클릭 후 Setting(혹은 Ctrl - Shift - E)

General의 Top-level entity를 설정해주면 된다.

물론 한번이라도 Compilation을 수행해야 목록이 갱신된다.



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Posted by 구차니
embeded/FPGA - ALTERA2018. 4. 17. 11:05

Device Installer (Quartus Prime 17.1)

qdz 확장자로 장치가 받아지는데

설치는 Device Installer를 통해 이루어 진다.


Step 1. Device Installer 실행


Step 2. qdz 파일이 들어있는 경로 선택


Step 3. 추가된 장치들 중에 필요한 것들을 선택


Step 4. 귀찮으니 Next


Step 5. 11메가 짜리라 금세 깐다(용량 작아서 MAX 2/5로 선택)


Step 6. 의외로 별거 없이 끝!


Step 7. Quartus Prime을 재시작 필요하다고 하는데 머. Quartus를 실행중이지 않으니 상관없나.


Step 8. 장치로 가보니 CycloneIV E/GX 외에 MAX II/V가 추가되었다!


[링크 : https://www.alteraforum.com/forum/showthread.php?t=45744]


+

qdz 라길래

Quartus Device Z... 혹시 Zip? 인가 해서 확장자 바꾸고 해보니 맞네

Zip으로 압축된 파일이었군..


dxf는 캐드파일인거 같고

ddb만 바이너리고 pll이나 ref는 ASCII 파일이다.


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Posted by 구차니
embeded/FPGA - ALTERA2018. 4. 16. 20:19

Quartus 프로젝트 생성

어라.. vivado 처럼

핀.설정 하나도 안해도 합성이 되네?!

vivado 만의 특색인줄 알았는데

terasic에서 de0-nano용으로 생성되는 프로젝트만 열어서 하다보니

생각도 못했네 -ㅁ-


+

2018.04.17

pin planner도 xlinx의 것 처럼

먼저 빌드 하고 추가로 핀을 할당해주면 된다.



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Posted by 구차니
embeded/FPGA - ALTERA2018. 4. 5. 22:27

Clock domain

클럭분석 빠른 로직(단계 짧은)

느린로직과 서로다른 클록 사용가능

[링크 : https://stackoverflow.com/.../why-use-multiple-clocks-of-the-same-speed-in-an-fpga-design]


읽어 볼 걸 찾아 보고 있는데

일단 클럭 도메인을 통해서 전원소비를 줄일수도 있는 듯?

Avalon Memory Manager와 nios 클럭 서로 다르게 줄 수 있다.


13. Power Optimization

 In this design, a Nios® II processor acts as the controller operating at 50 MHz. A DMA controller operating at 100 MHz manages the data path, and reads and writes data buffers that also operate at 100 MHz.

[링크 : https://www.altera.com/en_US/pdfs/literature/hb/qts/qts_qii52016.pdf]

Cyclone V SoC Power Optimization

[링크 : https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/an/an734.pdf]

11. Building Systems with Multiple Clock Domains

[링크 : https://www.altera.com.cn/content/dam/altera-www/global/zh_CN/pdfs/literature/hb/qts/qts_qii54008.pdf]


Metastability - 준안정성

Understanding Metastability in FPGAs 

[링크 : https://www.altera.com/en_US/pdfs/literature/wp/wp-01082-quartus-ii-metastability.pdf]


AN 545: Design Guidelines and Timing Closure Techniques for HardCopy ASICs

[링크 : https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/an/an545.pdf]

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Posted by 구차니
embeded/FPGA - ALTERA2018. 4. 3. 13:13

Nios II HAL alt_load()


Nios II Eclipse에서 bsp 프로젝트 아래에 summary.html이 하나 보이길래 열어보니 

해당 설정에 대한 내용이 나온다.


Setting Name:hal.linker.allow_code_at_reset
Identifier:ALT_ALLOW_CODE_AT_RESET
Default Value:0
Value:1
Type:Boolean
Destination:none
Description:Indicates if initialization code is allowed at the reset address. If true, defines the macro ALT_ALLOW_CODE_AT_RESET in linker.h.
Restrictions:If true, defines the macro ALT_ALLOW_CODE_AT_RESET in linker.h. This setting is typically false if an external bootloader (e.g. flash bootloader) is present.

Setting Name:hal.linker.enable_alt_load
Identifier:none
Default Value:0
Value:1
Type:Boolean
Destination:none
Description:Enables the alt_load() facility. The alt_load() facility copies data sections (.rodata, .rwdata, or .exceptions) from boot memory to RAM. If true, this setting sets up the VMA/LMA of sections in linker.x to allow them to be loaded into the .text memory.
Restrictions:This setting is typically false if an external bootloader (e.g. flash bootloader) is present.

Setting Name:hal.linker.enable_alt_load_copy_exceptions
Identifier:none
Default Value:0
Value:0
Type:Boolean
Destination:none
Description:Causes the alt_load() facility to copy the .exceptions section. If true, this setting defines the macro ALT_LOAD_COPY_EXCEPTIONS in linker.h.
Restrictions:none

Setting Name:hal.linker.enable_alt_load_copy_rodata
Identifier:none
Default Value:0
Value:0
Type:Boolean
Destination:none
Description:Causes the alt_load() facility to copy the .rodata section. If true, this setting defines the macro ALT_LOAD_COPY_RODATA in linker.h.
Restrictions:none

Setting Name:hal.linker.enable_alt_load_copy_rwdata
Identifier:none
Default Value:0
Value:1
Type:Boolean
Destination:none
Description:Causes the alt_load() facility to copy the .rwdata section. If true, this setting defines the macro ALT_LOAD_COPY_RWDATA in linker.h.
Restrictions:none

 


일단 감이 안오니.. 프로젝트 전체로 검색해본결과

bsp/HAL/src/alt_load.c 에 해당 함수가 존재하고


alt_load.c의 alt_load()상단에 링커 정의 심볼이 존재한다.

extern alt_u32 __flash_rwdata_start __attribute__((section(".data")));

extern alt_u32 __ram_rwdata_start __attribute__((section(".data")));

extern alt_u32 __ram_rwdata_end __attribute__((section(".data")));

extern alt_u32 __flash_rodata_start __attribute__((section(".data")));

extern alt_u32 __ram_rodata_start __attribute__((section(".data")));

extern alt_u32 __ram_rodata_end __attribute__((section(".data")));

extern alt_u32 __flash_exceptions_start __attribute__((section(".data")));  

extern alt_u32 __ram_exceptions_start __attribute__((section(".data")));

extern alt_u32 __ram_exceptions_end __attribute__((section(".data"))); 


음.. bsp 설정 바꾸고 bsp 빌드 하면 이런것도 재생성 되려나?


+

해봤는데.. alt_load.c 내용이 바뀌진 않네.. 머지?

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Posted by 구차니
embeded/FPGA - ALTERA2018. 3. 24. 19:07

EPCS 부팅 관련 BSP Editor 설정

당연히(?) 자동으로 해줄 줄 알았는데 그게 아니라서 부팅이 안된 듯..

BSP Editor에서 Settings.Advanced.hal.linker에서

hal.linker를 설정해주어야 각종 부팅설정에 대응이 가능하다고 한다.


[링크 : https://www.altera.com/documentation/iga1446487888057.html#ivc1507571573803]

    [링크 : https://www.altera.com/documentation/iga1446487888057.html]


+

2017.03.26

BSP Editor에서 부팅방법에 맞춰서 설정을 해주어야 한다.




EPCQ/EPCS XIP 부팅과

ECCQ/EPCS OCRAM으로 복사하여 부팅하는 방법 두가지가 존재한다.


Main 탭에서 Advanced - hal - linker를 누르면 위에서 설명한 메뉴가 나온다.


Linker Script 탭에서는 멀 봐줘야 하려나.. 


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Posted by 구차니
embeded/FPGA - ALTERA2018. 3. 23. 11:50

intel FPGA/altera 소비전력 예측


MAX 10

[링크 : https://www.altera.com/support/support-resources/operation-and-testing/power/max-10-estimator.html]

[링크 : https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/max-10/ug_m10_pwr.pdf]


Cyclone V

Browse the <Kit install directory>/example/board_test_system.

• In this directory locate the executable for the Power Monitor (PowerMonitor.exe)

[링크 : https://www.altera.com/en_US/pdfs/literature/an/an734.pdf]


Arria V 

You can also run the Power Monitor as a stand-alone application. PowerMonitor.exe

resides in the <install dir>\kits\arriaVST_5astfd5kf40es_soc\examples\board_test_system directory.

[링크 : https://www.terasic.com.tw/cgi-bin/page/archive_download.pl?...FID=1669b64ef79c0ddc8174518f9393acf8]

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Posted by 구차니
embeded/FPGA - ALTERA2018. 3. 19. 14:48

intel quartus 2 modelsim 사용하기

몰라서 그런것도 있지만 어렵네..

[링크 : https://www.altera.com/en_US/pdfs/literature/ug/ug_gs_msa_qii.pdf]


Quartus 2 17.1 에 포함된 녀석 일단 실행!

근데 스플래시 이미지에서 문구가 잘리다니 ㅋㅋ


원래는 Mentor Graphics 꺼고 Intel FPGA 에디션으로 커스텀 버전..


몰라서 이것저것 찾아서 막 해보니 먼가 나오는데

무슨 내용인지 이해도 안되고 멘붕중 -ㅁ-

[링크 : https://blog.naver.com/bohkyou/100093456018]

[링크 : https://t1.daumcdn.net/cfile/blog/190355495073BECF2D]

[링크 : http://www.hansung.ac.kr/web/jblee/507967?p_p_id=EXT_BBS...]


Step 1. 시뮬레이션 할 파일을 불러오거나, 새 파일로 해서 저장

module halfadder(a,b,s,c);

input a,b;

output s,c;

xor(s,a,b);

and(c,a,b);

endmodule 

Step 2. Compile 버튼 클릭

Step 3. Work 디렉토리 생성할지 물어보고 생성하면 빌드 함

Step 4. 먼가 커맨드 열심히 쳐서 시뮬레이션

vsim halfadder

# vsim halfadder 

# Start time: 14:44:03 on Mar 19,2018

# Loading work.halfadder

view wave

# .main_pane.wave.interior.cs.body.pw.wf

add wave *

force a 0 0ns, 1 20ns -r 40ns

run 100ns 


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Posted by 구차니
embeded/FPGA - ALTERA2018. 3. 19. 14:09

fpga clocked video


xilinx는 VDMA로 검색해보라는 조언을 받음

[링크 : https://www.xilinx.com/support/documentation/ip_documentation/axi_vdma/v6_2/pg020_axi_vdma.pdf]


altera쪽 suite

The Video and Image Processing Suite contains the following MegaCore® functions:

■ “2D FIR Filter MegaCore Function” on page 4–1

■ “2D Median Filter MegaCore Function” on page 5–1

■ “Alpha Blending MegaCore Function” on page 6–1

■ “Avalon-ST Video Monitor MegaCore Function” on page 7–1

■ “Chroma Resampler MegaCore Function” on page 8–1

■ “Clipper MegaCore Function” on page 9–1

■ “Clipper II MegaCore Function” on page 10–1

■ “Clocked Video Input MegaCore Function” on page 11–1

■ “Clocked Video Output MegaCore Function” on page 12–1

■ “Color Plane Sequencer MegaCore Function” on page 13–1

■ “Color Space Converter MegaCore Function” on page 14–1

■ “Control Synchronizer MegaCore Function” on page 15–1

■ “Deinterlacer MegaCore Function” on page 16–1

■ “Deinterlacer II MegaCore Function” on page 17–1

■ “Broadcast Deinterlacer MegaCore Function” on page 18–1

■ “Frame Reader MegaCore Function” on page 19–1

■ “Frame Buffer MegaCore Function” on page 20–1

■ “Gamma Corrector MegaCore Function” on page 21–1

■ “Interlacer MegaCore Function” on page 22–1

■ “Scaler II MegaCore Function” on page 23–1

■ “Switch MegaCore Function” on page 24–1

■ “Test Pattern Generator MegaCore Function” on page 25–1

■ “Trace System MegaCore Function” on page 26–1

[링크 : https://www.altera.co.jp/content/dam/altera-www/global/ja_JP/pdfs/literature/ug/ug_vip.pdf]

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Posted by 구차니
embeded/FPGA - ALTERA2018. 3. 19. 10:37

multiport memory controller

카페에서 이미지 돌리는데 대역폭 어쩌구 질문에

멀티포트 이야기가 나와서 검색해보니..

일단 과거에(?) VRAM으로 듀얼포트 SDRAM 계열로 생각되는데

해당되는 칩이 어떤게 있는지는 좀 찾아봐야 할 듯..


The MPMC is created by combining the Memory Interface Generator (MIG) core and the AXI Interconnect IP, both of which are provided in the Vivado tools.

[링크 : https://www.xilinx.com/support/documentation/application_notes/xapp1164.pdf]

[링크 : https://www.xilinx.com/products/intellectual-property/mpmc.html]


[링크 : https://www.altera.co.jp/ja_JP/pdfs/literature/an/an637.pdf]

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