구차니의 잡동사니 모음

Nios II 코어 생성하다 보니 명령어별 cycle이 나와서 한번 어떤 명령어 인가 조사를 해보는데..

관건은.. 1 cycle이냐 2 cycle 이냐로 갈리는 Multiply Extended 명령어들!

일단 일반적인 곱셈은

MUL

Multiplies rA times rB and stores the 32 low-order bits of the product to rC. The result is the same whether the operands are treated as signed or unsigned integers.

Operation에 rC <- (rA x rB)31...0 인데.. 32비트 연산이라는 의미 같고

MULXSS

Treating rA and rB as signed integers, mulxss multiplies rA times rB, and stores the 32 high-order bits of the product to rC.

Operation 에서 rC <- ((singed)rA) x ((signed)rB))63..32 로

32비트를 초과하는 상위 비트에 대해서 계산을 한다는 건가?

아무튼 확장 곱셈 명령으로는 세가지가 있는데 로직을 얼마나 사용할 진 모르겠지만

Big integer 계산하는게 아니라면 2 cycle로 처리가 가능하니 굳이 안하는게 이득일 것으로 보인다.

mulxss multiply extended signed/signed

mulxsu multiply extended signed/unsigned

mulxuu multiply extended unsigned/unsigned 

[링크 : https://www.altera.com/en_US/pdfs/literature/hb/nios2/n2cpu_nii51017.pdf]

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어라.. Nios II (Classic) Processor 를 선택하니 Nios II/s가 보이네?

아는 프로세서는 없지만.. 8051이 저~~~기 구석에 쳐박히는데

문제는 DMIPS 0.1의 1/10쯤 될까 말까? 혹은 측정 불가라는 수준 아닌가 싶다.

[링크 : http://www.ensilica.com/pdfs/White_Paper_The_right_Microcontroller_for_low-power_apps.pdf]

일단.. Cortex-m3일 것으로 보이는 STM32F4랑 비교하면 gcc-arm/gcc-avr로 약 4배 정도 성능 차이가 발생한다.

(검색해보니 cortex-m4 계열)

[링크 : https://www.eevblog.com/forum/microcontrollers/dhrystone-2-1-on-mcus/]

AVR쪽은 데이터시트 상으로 DMIPS 수치가 없다. 일단 MIPS뿐.. 정량적 비교는 무리

AT90USB 1MIPS/1MHz

[링크 : http://ww1.microchip.com/downloads/en/DeviceDoc/doc7707.pdf]

Dhrystone 계산법을 모르겠네.. 첫줄에서 둘째줄로 가는데

반대로 계산해보면 70Mhz 정도 되는 것 같은데 40MHz TSMC process...???

내가 아는 반올림이랑 방법이 다른가?

[링크 : https://www.eembc.org/techlit/datasheets/dhrystone_wp.pdf]

x86과 arm의 DMIPS인데.. 단위가 훅 커지네..

[링크 : http://www.roylongbottom.org.uk/dhrystone%20results.htm]

Nios 2 core 설정을 하는데

economic과 fast 두 가지가 가능하다.

일단 e는 LE를 최소화 하는 녀석이라 그런지 performance 항목이 참.. 암울하게 나온다.

fast로 설정하면 multiplier 정도는 추가가 되는지 1 클럭이 끝나고 shift와 rotate도 1 클럭에 끝난다.

곱셈 구현을 32bit 멀티플라이어로 선택하면 1클럭에 끝나서 가장 빠르긴 한데

Cyclone 4 E 에서는 32bit multiplier를 구현 할 수 없는지 경고가 뜬다.

아무튼 Auto 보다 Manual로 선택해서 이것저것 넣으면 곱셈 확장 2클럭까지 올라는 가는데

저 명령어들이 얼마나 쓰일려나?

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nios 2/e는 캐쉬 자체가 지원하지 않는다. 그래서 경고가 하나 줄었던 거군

nios 2/f는 캐쉬 설정이 가능한데

기본값으로 i-cache가 4k d-cache가 2k 라 에러가 발생한다.

i-cache를 4k로 하면 해결될 것 같으나, 메모리 공간이 안 맞대서 일단 2k 2k로 설정하면 해결

My_First_NiosII_Qsys.pdf

인데 이름이 바뀌었으니 다른 걸로 ㅋㅋ

Tools - Platform Designer 실행

그럼 아래와 같은 화면이 뜨는데 먼지.. 모르겠다 -ㅁ-

추가할게 nois 2 니까 좌측의 IP catalog 에서 검색을 하거나

Processors and Peripherals - Embedded Processors - Nios II Processor를 선택

설정 마법사 비스므리한게 뜨는데 귀찮으니 Finish! 

(아니 설명서에 그렇게 써있다고...)

먼가 에러 뿜뿜하는데 일단 무시하고 우클릭 rename으로 이름을 바꾸어 보고

핀을 어따 꽂아야 할지 모르겠지만 아무튼 JTAG을 연결하라네?

Interface Protocols - Serial - JTAG UART 를 골라서 추가!

먼진 모르겠다 ㅋㅋ 경고 하나 뜨는데 일단 무시하고 Finish!

으으 에러 뿜뿜

무시하고 지나갔는데 선을 점을 찍으면 선이 연결된다고 써있네?

아무튼 회로에서 점을 찍으면 연결된다. clk 끼리 연결해주면 일단 장치가 작동되도록 연결되고

에러나 경고가 하나씩 숑숑 사라진다.

에러가 안사라져서 보니.. I-Cache / D-Cache 나오길래

오른쪽의 Hierachy 에서 내가 생성했던 nios 2를 우클릭해서 Edit를 눌러 처음에 추가할때 뜨던

설치 마법사(?)를 띄운다음에 하나하나 보니..

"Caches and Memory Interfaces" 에 Instruction Cache가 4K Data Cache가 2K 로 설정이 되어있어서 그런건가 보네

(귀찮으면 nios 2/e로 설정! 캐쉬가 없어서 성능도 하락! LE도 조금 쓴다!)

연산자 가속 관련인데.. 그래도 하드웨어 multiplier는 존재해서 1클럭에 끝난다.

이것저것 설정하면 다른 명령어들도 빠르게 가능하지만.. multiplier가 divider랑 같은 하드웨어 로직 쓰는게 아니었나?

On-Chip Memory (RAM or ROM)을 추가하라는데 위치가 바뀌었다.

Basic Fuctions - On Chip Memory - On-Chip Memory (RAM or ROM)

졸리고 잘 시간이라 일단 여기 까지 하고 Finish!

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2018.01.26

하라는대로 이것저것 다 추가하는데 overlap 어쩌구 에러가 뿜뿜!

System - Assign Base Addresses 를 실행하면

장치들의 중복되었던 MMIO들이 정리 되면서 에러 해결!

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2018.01.26

위에서 unsaved.qsys로 저장을 하면 모듈 이름은 파일 이름으로 생성된다.

qpf가 있던 곳에 파일명 폴더가 생기고(unsaved로 했으니 폴더도 unsaved)

그 아래의 synthesis 폴더에 qip 확장자를 프로젝트에 추가해주면 해당 모듈을 사용할 수 있게 된다.

그런데...

export 상에 변수들이 생성되는데 이거랑 영 다른 이름으로 생성이 된다.. 원인은 좀 나중에 찾아보고..

그리고 기본으로 눌러서 생성하면 reset의 export가 비어있게 되니

필요하다면 더블클릭해서 reset으로 생성하게 해주어야 한다.

아무튼 생성된 파일을 보면 이렇게 세개의 외부 입력이 존재하게 되고

메인 코드에 이렇게 넣어 주면 생성이 되어야 하는데..

멀 잘못했나 제대로 컴파일이 안되네 ㅠㅠ

음.. 메시지를 잘 보니. 웬지.. 64KB RAM 생성해서 그런 듯.. 그래서 예제에서 32KB로 생성했나 보다.

아무튼 플랫폼 빌더를 통해서 Nios II 코어 생성까지는 완료!

이제 eclipse를 통해서 여기 들어갈 프로그램 작성하는 것과 jic 파일에 통합하는 것

그리고 다른 예제로 보이던 아두이노 처럼 쓰는 방법까지 해보면 될 듯!

먼가 쓸데없이 간지나는(?) Chip Planner 사진으로 Chapter 1 끝!

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여러개 생성을 해보려는데 처음에는 LED가 복수로 사용될 수 없다고 해서 삭제하고

다시 빌드해보니

아까랑 비슷하면서도 먼가 다른 에러가 뜬다.

웬지.. 32K가 한계라서 4개 생성해보려면.. 8K로 더 줄여야 하려나?

그리고.. RAM은 말그대로 FPGA 내부에 있는 HW IP로 구성된 SRAM을 사용하나보네..

The embedded memory structure consists of columns of M9K memory blocks that you can configure to provide various memory functions, such as RAM, shift registers, ROM, and FIFO buffers.

[링크 : https://www.altera.com/en_US/pdfs/literature/hb/cyclone-iv/cyiv-51003.pdf]

artix는 지원하나 모르겠네..

Virtex-6 and 7-Series devices support the use of both HMAC and AES keys. 

Spartan devices only have the AES key option. 

[링크 : https://www.xilinx.com/support/answers/52881.html]

[링크 : https://www.xilinx.com/support/documentation/application_notes/xapp1239-fpga-bitstream-encryption.pdf]

7 시리즈는 모두 지원을 하는 것으로 근래 변경된 듯?

[링크 : https://forums.xilinx.com/t5/7-Series-FPGAs/AES-encryption-in-Artix-7/td-p/156150]

표에 의하면 Spartan-7중 XC7S6 XC7S15는 제외 나머지 전 모델은 AES/HMAC을 지원하는 것으로 보인다.

[링크 : https://www.xilinx.com/support/documentation/selection-guides/7-series-product-selection-guide.pdf]

[링크 : https://www.xilinx.com/support/documentation/data_sheets/ds180_7Series_Overview.pdf]

DE0-Nano-SoC는 Cyclone V라 HPS 떄문에 조금 다른거 같은데

아무튼 기본적으로는 AS 모드로 굽게 되어 있는 것 같다.

[링크 : https://www.terasic.com.tw/attachment/archive/941/DE0-Nano-SoC_User_manual.pdf]

USB Blaster의 설명서

In-Socket Programming은 미지원이고

PS 모드는 MAX 시리즈를 달아서 얘가 플래시를 제어하는 것 같고

AS 모드는 EPCS 쪽에는 되는 것 같네

[링크 : https://www.terasic.com.tw/cgi-bin/page/archive_download.pl?...FID=2f5906c1ffce76384d6564a1c75b959c]

2018/01/03 - [embeded/FPGA] - altera AS(Active Serial) / PS(Passive Serial) ?

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간단하게 요약하면.. PS는 FPGA가 플래시에 클럭을 제공하지 않고 외부에 의해서 제공되고

AS는 FPGA가 플래시에 클럭을 제공하여 스스로를 설정한다는 차이.

JTAG이나 PS/FPP 등은 당연히(!) 외부 클럭에 의해서 플래시에 클럭을 제공할 것으로 보인다.

FPP 약어는 Fast Passive Parallel... AS/PS/AP/PP 구분으로 일단 보면 편할 듯

For Cyclone IV GX devices to meet the PCIe 100 ms wake-up time requirement, you must use passive serial (PS) configuration mode for the EP4CGX15/22/30 devices and use fast passive parallel (FPP) configuration mode for the EP4CGX30F484 and EP4CGX50/75/110/150 devices.

[링크 : https://www.altera.com/en_US/pdfs/literature/hb/cyclone-iv/cyiv-51001.pdf] 10p

AS Configuration (Serial Configuration Devices)

In the AS configuration scheme, Cyclone IV devices are configured with a serial configuration device. These configuration devices are low-cost devices with non-volatile memories that feature a simple four-pin interface and a small form factor. These features make serial configuration devices the ideal low-cost configuration solution.

PS Configuration

You can perform PS configuration on Cyclone IV devices with an external intelligent host, such as a MAX® II device, microprocessor with flash memory, or a download cable. In the PS scheme, an external host controls the configuration. Configuration data is clocked into the target Cyclone IV device through DATA[0] at each rising edge of DCLK.

Cyclone IV devices do not support enhanced configuration devices for PS configuration

[링크 : https://www.altera.com/en_US/pdfs/literature/hb/cyclone-iv/cyiv-51008.pdf]

configuration 관련 clock 등을 누가 만들어 주느냐에 따라 FPGA 기준으로해서 active & passive 로 나뉩니다

AS(Active Serial) 의 경우 FPGA 가 clock 및 address 를 내보내서 EPCS ROM 에 있는 이미지를 configuration 하게 됩니다

FPGA 가 active 하게 동작하는 경우입니다

PS(Passive Serial) 의 경우 FPGA 는 가만히 있고 외부 cpu 등이 flash 등에 저장된 이미지를 가지고 coniguration 하게됩니다

FPGA 가 passive 하게 동작하는 경우입니다

JTAG 은 sof 이미지 등을 direct 로 FPGA 에 프로그래밍 할때 사용합니다

다운로드 속도가 빠르기 때문에 보통 개발시에 많이 사용됩니다

[출처] AS . PS. FPP. jtag 동작원리와 차이점 (Altera Town) |작성자 kmky

[링크 : http://cafe.naver.com/alteratown/3523]

[링크 : http://cafe.naver.com/alteratown/5785]

프로그래머에서 모드별로 설정가능한 파일이 달라지네..

그나저나.. jtag에 ekp가 있다.. 

이 암호화된 녀석은 어떻게 생성하지 -ㅁ-?

JTAG

In-Socket Programming

Passive Serial

Active Serial Programming

AS 에서만 POF가 지원된다.

보안관련 내용을 뒤지다 보니.. xilinx 쪽도 좀더 찾아봐야겠다는 생각만 드네..

일단 모든 제품 군에서 보안기능이 제공되는 것은 아니고

Arria와 Stratix 제품군 그리고 Cyclone 3 LS 제품군에 대해서만 보안을 제공한다.

AES로 암호화 해서 비트스트림을 저장하는 방법인데.

내가 가진 DE0-nano의 cyclone IV E 는 지원하지 않는 것으로 보인다.

MAX 제품군이야 내부에 저장공간을 갖춘 녀석이니, Security Bit를 통해서 보안을 제공하는 것 같다.

Altera's FPGAs use the advanced encryption standard (AES) and a 128-bit or 256-bit key for configuration bitstream encryption.

[링크 : https://www.altera.com/products/general/devices/stratix-fpgas/about/security.html]

Cyclone III LS: Lowest power FPGA with security

[링크 : https://www.altera.com/products/fpga/cyclone-series/cyclone-iii/overview.html]

Stratix II Military Anti-Tampering Solution

Anti-Tampering with Configuration Bitstream Encryption

[링크 : https://www.altera.com/products/fpga/stratix-series/stratix-ii/stratix-ii/features/st2-security-anti-tamper.html]

Device Family: MAX II, MAX V, MAX 7000B, MAX 7000S

Which security bit option in the Quartus II software should be used to program the security bit in my Altera device?

[링크 : https://www.altera.com/support/support-resources/knowledge-base/solutions/rd07212010_295.html]

risc-v 라는 오픈소스 프로세서 프로젝트가 있는데

그걸 altera와 xilinx용으로 포팅(?)한 HDL 및 툴체인

[링크 : https://www.alteraforum.com/forum/showthread.php?t=55227]

   [링크 : https://github.com/cliffordwolf/picorv32]

   [링크 : https://github.com/VectorBlox/orca]

FPGA 에서 <=와 =의 설명을 듣다 보니..

어? 이거 어떻게 튈지 모르는 애니까 랜덤으로 쓰면 좋겠네? 하고

검색해보니 2012년 정도에 나온 논문들이...

큭.... 아쉽다 ㅠㅠ

MD5와 결합해서 랜덤값을 한번더 꼬아주고 그걸 시드로 사용하면 어떨까 생각은 드네

[링크 : https://www.researchgate.net/...Software_Random_Number_Generation_Based_on_Race_Conditions]