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  4. 2021.03.22 microzed /sys/class/fpga_manager
  5. 2021.03.16 zynq mio
  6. 2021.03.15 zynq runtime pl fpga update
  7. 2018.10.11 헐...? Xilinx + ARM cortex-m
  8. 2018.05.04 xilinx DONE
  9. 2018.03.23 vivado I/O Ports 연결 컨셉
  10. 2018.03.20 vivado device constraint
embeded/FPGA - XILINX2021. 3. 29. 08:06

adapteva parallela와 3080

아쉽게도 개발자가 놓아버린 칩이라

중고로 나와서 산다고 하더라도 무슨 의미가 있나싶긴한데 지르고 싶네.

microzed에 parallela 칩 하나 붙여놓은 느낌의 구성이라 공부하긴 좋을 듯 하다.

 

성능으로는 66core 버전이 소비전류에 비하면 상당히 준수한데 66core 모델은 구하기 힘들다는 문제가...

90 gflops 5w / 66core

[링크 : http://www.adapteva.com/parallella/]

 

29.77 gflops(16 32) 465.1 gflops (64) / max 320w

[링크 : http://www.techpowerup.com/gpu-specs/geforce-rtx-3080.c3621]

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Posted by 구차니
embeded/FPGA - XILINX2021. 3. 28. 07:44

parallela + zynq

정체가 멀까...

구성도 상으로는 zynq xortex a9이 메인이고

fpga eLink 2gbps로 연결되어

co processor로 병렬 작동하는 느낌..

[링크 : http://www.adapteva.com/epiphanyiii/]

[링크 : http://www.parallella.org/]

 

 

사자니 돈 아까울려나..

[링크 : http://www.adapteva.com/andreas-blog/adapteva-status/]

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Posted by 구차니
embeded/FPGA - XILINX2021. 3. 26. 10:24

zynq ultrascale+

zynq Z7000 시리즈 후속은 머가 있나 보는데

왜 MPSoC이 이름이 익숙하지?

아무튼 2015~2016년 즈음에 나온 녀석들.

 

Zynq / Cortex-A9 (Dual, Single)

Zynq Ultrascale+ MPSoC / Cortex-A53 (Dual, Quad 64bit) + Cortex-R5F(Dual)

Zynq Ultrascale+ RFSoC / Cortex-A53 (Dual, Quad 64bit) + Cortex-R5F(Dual) / Digital RF-ADC, RF-DAC, SD-FEC

Versal ACAP / Cortex-A71 (Dual 64bit) + Cortex-R5F(Dual)

[링크 : https://www.xilinx.com/products/silicon-devices/soc.html]

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Posted by 구차니
embeded/FPGA - XILINX2021. 3. 22. 15:26

microzed /sys/class/fpga_manager

/sys/class/fpga_manager가 안보여서 찾아보는데

이걸 하려면 kernel을 손을 대야 하는 듯.

 

[링크 : https://forums.xilinx.com/t5/Embedded-Linux/PL-configuration-under-Linux-on-Zedboard/td-p/1019767]

[링크 : https://xilinx-wiki.atlassian.net/.../18841645/Solution+Zynq+PL+Programming+With+FPGA+Manager]

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Posted by 구차니
embeded/FPGA - XILINX2021. 3. 16. 08:00

zynq mio

zynq 메뉴얼 보다보니 모르는 단어가 나왔는데.. 정작

내가 가지고 있는 데이터시트에는 없어서 찾는 중..

 

multiplexed input/output (MIO) and extended MIO (EMIO)

[링크 : https://fpgawork.com/2018/12/20/...gpio-via-mio-and-emio-in-all-programmable-soc-ap-soc-zynq-7000/]

 

 

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Posted by 구차니
embeded/FPGA - XILINX2021. 3. 15. 19:37

zynq runtime pl fpga update

Zynq는 아직 구조를 보진 못했지만..

PS(Cortex-A9) 작동중에 PL 을 업데이트 할 수 있다고 한다.

일단 PS에서 PL을 업데이트 하려면 아래 과정을 거치면 된다는데.. petalinux 아니어도 있는진 봐야겠다.

 

For full bitstream:
echo 0 > /sys/class/fpga_manager/fpga0/flags

For partial bitstream:
echo 1 > /sys/class/fpga_manager/fpga0/flags

Load Bitstream:
echo <Bitstream_name>.bin > /sys/class/fpga_manager/fpga0/firmware

[링크 : https://www.hackster.io/anujvaishnav20/programming-the-pl-at-runtime-with-petalinux-72a820]

[링크 : https://xilinx.tistory.com/m/entry/FPGA와-Zynq-boot-부팅과정-비교]

 

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Posted by 구차니
embeded/FPGA - XILINX2018. 10. 11. 09:17

헐...? Xilinx + ARM cortex-m

altera/intel FPGA는 어떻게 되려나?

로직 한계로 atom을 박을순 없을테고 승기를 완전히 잡아 버리는 한수가 될 거 같네


[링크 : http://e4ds.com/sub_view.asp?ch=17&t=1&idx=9612]

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Posted by 구차니
embeded/FPGA - XILINX2018. 5. 4. 08:18

xilinx DONE

Xilinx 7 series 에도 DONE 이라는 핀이 있어서

설정이 끝나면 HIGH로 설정된다.


[링크 : https://www.xilinx.com/support/documentation/user_guides/ug470_7Series_Config.pdf]

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Posted by 구차니
embeded/FPGA - XILINX2018. 3. 23. 15:49

vivado I/O Ports 연결 컨셉

업체가 다르니까 당연히(?) 다르겠지만 완전 다르네 -ㅁ-


자일링스 vivado는 아래의 순서로 프로젝트가 진행된다.


Step 1. HDL로 작성하고

Step 2. Synthesis 하고

Step 3. Implementation 하고

Step 4. Implementation Design 에서 패키지 핀과 물리적으로 연결하고

Step 5. Bitstream을 생성한다.



순수하게 HDL만 구현하는 사람과 하드웨어 핀을 연결하는 부분을 구분함으로서

시스템 레벨 작업자를 분리할수도 있게 되어있는 점은 확실히 장점으로 보인다.

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Posted by 구차니
embeded/FPGA - XILINX2018. 3. 20. 14:57

vivado device constraint

아 몰라.. 전에 살까했던 녀석 문서들 뒤지면 처음부터 하는법 나오려나?

[링크 : https://reference.digilentinc.com/reference/programmable-logic/arty/reference-manual]


걍.. TCL로 해야 하는거였나 -ㅁ-?!!!

[링크 : https://github.com/Digilent/digilent-xdc/blob/master/Arty-A7-35-Master.xdc]

---

quartus 2가 단순한거였나..

머이리 핀 설정하는게 복잡해? ㅠㅠ


[링크 : http://www.pldworld.com/_xilinx/html/toolman/ug888-vivado-design-flows-overview-tutorial_final_kr.pdf]

---


일장일단은 있겠지만

quartus2 처럼 GUI로 핀 할당하는건 어디서 하는건지 모르겠네


SYNTHESIS나 IMPLEMENTATION을 누르고 나서

메뉴 Windows - Device Constraints / Package Pins / I/O Ports

Open Synthesized Design/Open Implemented Design 에서 먼가 하는거 같은데 방법을 못 찾음..


[링크 : https://www.xilinx.com/.../xilinx2017_1/ug899-vivado-io-clock-planning.pdf]

[링크 : https://www.xilinx.com/video/hardware/using-the-xdc-constraint-editor.html]


아무튼.. xdc 파일에 set_property로 추가해야 하나.. GUI로 해야하나 그것이 문제로다?

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