Xilinx FPGA용 그마나 저렴한 jtag인데 64$

[링크 : https://digilent.com/shop/jtag-hs2-programming-cable/]

정품은 270$

[링크 : https://www.xilinx.com/products/boards-and-kits/hw-usb-ii-g.html]

아무튼 jtag-hs2를 연결해서 리눅스에서 보면 그냥 시리얼 포트다 (연결되었다 끊어지지만)

[링크 : https://www.ftdichip.com/old2020/Products/ICs/FT232H.htm]

FT232H 만은 싼데.. EVK 나 이런건 가격이 도대체 몇배가 뛰는거냐.. (억울하면 직접 만들어야?)

[링크 : https://www.mouser.kr/c/?marcom=123533426]

zynq 에서 PS와 PL 이 어떻게 디버깅 가능하려나 조사중

분위기만 봐서는 PL JTAG을 써도 ARM DAP 쪽으로 chain으로 연결되어 있어서 가능은 할 것 같은데..

[링크 : https://www.xilinx.com/content/dam/xilinx/support/documents/user_guides/ug585-Zynq-7000-TRM.pdf#nameddest=xJTAGAndDAPSubsystem]

갑자기 나온 PJTAG 얜 또 머냐

[링크 : https://docs.xilinx.com/r/en-US/ug1085-zynq-ultrascale-trm/Features?tocId=E4XCBg8P~M_uLRK6uggTiQ]

[링크 : https://docs.xilinx.com/r/en-US/ug1085-zynq-ultrascale-trm/JTAG-Chain-Boot-States]

[링크 : https://www.xilinx.com/support/documentation-navigation/design-hubs/dh0055-zynq-7000-debug-hub.html]

PJTAG 쓰면 된다는데 이제는 DAP과 TAP이 먼지공부하게 생겼네

[링크 : https://support.xilinx.com/s/question/0D52E00006hps2qSAA/difference-xilinx-jtag-and-arm-pjtag?language=en_US]

zynq 시리즈의 경우 PS가 무조건 켜져야 PL을 초기화 할 수 있다.

PS가 구동되고 QSPI나 SD 카드 등에 저장된 부트 이미지를 불러와서 FSBL을 진행하게 되는데

FSBL은 xilinx에서 제공된 소스로 빌드되고, u-boot 이미지와 합쳐져서 기동되는 것으로 알고 있는데

FSBL은 0번 cpu로 구동이 된다고 하니, 정말 순수한 artix, kintex, virtex 와 같은 FPGA 처럼

순수하게 PS 구동없이 PL만 사용은 불가능 하다.

얜 zynq 7000 시리즈

[링크 : https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/439124055/Zynq-7000+FSBL]

얜 Zynq Ultrascale+ MPSoC 시리즈

[링크 : https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18842019/FSBL]

fsbl이 웬지 arm 에서 작동하는 느낌인데

ps가 먼저 살아나고

ps에서 pl을 초기화 하는 컨셉인 듯

그래서 ps만 쓸수는 있어도 fsbl등이 없이 pl만은 못 쓸지도 모르겠다

(아니 그러라고 만든 제품이 아니잖...)

일단은 부팅시간 측면에서는

ps기동하고

uboot 구동하고(키입력 없앤다 하더라도)

pl 초기화 하고(bit파일 읽는시간, 적재하는 시간 소요)

커널 로딩, 리눅스 기동

이라는 절차가 필요한데

리눅스 기동이 빠르게 필요하다면

리눅스 이후에 sysfs를 통해 pl을 초기화 해도 되지만

그러기엔 너무 전체 초기구동 시간이 너무 오래걸린다.

가능할진 모르겠지만 

부트로더 개조해서 2 cpu 니까

smp가 아닌 amp로 기동해서

cpu0은 리눅스로 쓰고

cpu1은 pl 초기화 하는데 쓰면 좀 단축가능하려나?

https://m.blog.naver.com/wmk2/220676047505

가https://xilinx.github.io/kria-apps-docs/bootfw/build/html/docs/bootfw_overview.html

비싼 zynq를 두고 PS 안쓰고 PL만 쓸 수 있냐라는 고민을 하는게 웃기긴 한데

느낌이. FSBL(first stage boot loader)는 PS에서 구동하고, PL 비트스트림 읽어 들인후 PS를 쓰지 않은 뿐인 느낌?

[링크 : https://support.xilinx.com/s/question/0D52E00006hpiyrSAA/spi-flash-bitstream-loading-on-zynq-pl-only?language=en_US]

커널에서 xilinx uartlite 쓰도록 해주고

device tree에서 axi 주소 추가해주고

vivado block design에서 axi와 PS로 uartlite  블록을 연결해주면 되는건가?

[링크 : https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18842249/Uartlite+Driver]

uart로 검색하니 uart 16550과 uartlite라는 녀석이 나온다.

둘 다 라이센스가 included 인데.. free도 있고 무슨 차이이려나?

uartlite는 baudrate와 parity를 HDL 로 설정해야 하고(런타임 변경 불가)

[링크 : https://www.xilinx.com/products/intellectual-property/axi_uartlite.html]

uart 16550은 런타임에 변경이 가능한 ip이다.

보기에는 freeze 하나만 더 추가되는 느낌이긴한데.. S_AXI 쪽이 많이 차이나려나?

[링크 : https://www.xilinx.com/products/intellectual-property/axi_uart16550.html]

BRAM(Block RAM)

URAM(Ultra RAM) - ultraScale+ 이상 제품군용

[링크 : https://wikidocs.net/86996]

block memory generator 라는 IP를 이용해서 BRAM을 할당하도록 하여 사용

(즉, HDL 레벨에서 특정 BRAM을 쓰도록 할 순 없는 것으로 예상)

[링크 : https://m.blog.naver.com/semisgdh/221950980467]

[링크 : https://docs.xilinx.com/r/2021.2-English/ug909-vivado-partial-reconfiguration/Partial-Bitstreams]

[링크 : https://support.xilinx.com/s/article/63419?language=en_US]

일단 amd 랑 합병되면서

기존의 xilinx 계정은 날아갔는지 이메일로만 로그인 하라고 나와서 계정 새로 파고 -_-

설치하려고 하니 어라.. Win 10 Pro만 지원하냐?

Next 누르면 넘어는 간다.

뭔놈의 cpu를 이렇게 쪽쪽 빨아먹냐 -_-

단순 다운로드 중인데!! (혹시 보안상의 문제로 AES로 암호화 해서 주고 받는건 아니겠지?)