커널에서 xilinx uartlite 쓰도록 해주고
device tree에서 axi 주소 추가해주고
vivado block design에서 axi와 PS로 uartlite 블록을 연결해주면 되는건가?
[링크 : https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18842249/Uartlite+Driver]
'embeded > FPGA - XILINX' 카테고리의 다른 글
| zynq fsbl (0) | 2023.07.07 |
|---|---|
| zynq w/o ps (0) | 2023.06.30 |
| xilinx vivado uart ip (0) | 2023.05.12 |
| xilinx bram uram (0) | 2023.05.12 |
| xilinx - partial bitstream (0) | 2023.04.24 |
