원래 목적은
microBlaze가 포함되지 않은 순수한 FPGA 영역을 위한 bitstream 용량 확인
RTL 로 된 간단한 프로젝트 빌드에 성공!
(Clock 어쩌구 된거 하려니 Clock wizard 써서 머 해라해라 해서 포기 ㅠㅠ)
synthesis까진 문제없는데
implement 단계에서 넘어가고
bitstream 만들때 DRC 어쩌구 하면서 에러가 뜨는데,
[DRC UCIO-1] Unconstrained Logical Port: 57 out of 71 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined. To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: wbInputData[29], wbInputData[28], wbInputData[27], wbInputData[25], wbInputData[24], wbInputData[23], wbInputData[21], wbInputData[20], wbInputData[18], wbInputData[17], wbInputData[16], wbInputData[15], wbInputData[14], wbInputData[13], wbInputData[12]... and (the first 15 of 57 listed). |
핀이름이 막 써있길래 메뉴 뒤적뒤적 해보니까 Window-I/O Ports 라고 있고
먼지 몰라서 Fixed에 체크 안된녀석들이 에러를 내는거 같아서 전부 체크하고 다시 bitstream 만드니 완성!
일단.. artix-7 xc7a35tcsg325-1 기준으로
약 2.08MB 정확하게는 2192012byte의 용량이 FPGA 순수 설정 용량으로 보이고
플래시 덤프해서, 칩셋 맞춰주고 만든 bitstream 용량으로 잘라내면 잘 되지 않을까?
+
2018.01.10
DE0-nano를 빌드해서 나온 녀석을 보니..
718663에 끝나는것으로 보인다. 약.. 700KB 확실히. artix-7이 더 고급이라고 보면 되려나?
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