개발환경에 따라 다르지만
무시하거나
reset 루틴으로 구현해주거나
(대부분은 시뮬레이션으로만 쓰이고, 무시하는 쪽으로 보임)
[링크 : http://wiki.vctec.co.kr/devboard/fpga/spartan-3a-fpga-gaebalbodeu--elbert/simulation]
[링크 : https://stackoverflow.com/questions/26704552/going-back-to-initial-statement-on-reset-in-verilog]
[링크 : http://referencedesigner.com/blog/verilog-initial-block-synthesis/2396/]
'Programming > Verilog' 카테고리의 다른 글
| verilog UDP (0) | 2018.04.16 |
|---|---|
| Verilog =, ==, === (0) | 2018.04.10 |
| Verilog HDL, paramter 와 module, 그리고 delay (0) | 2018.03.03 |
| encrypted Verilog (0) | 2018.02.03 |
| verilog module instantiate (0) | 2018.01.26 |
