=
값 할당
==
논리 비교(0이냐 1이냐)
===
상태비교(0 1 z x)
[링크 : https://stackoverflow.com/questions/5927615/what-is-the-difference-between-and-in-verilog]
[링크 : https://github.com/kramble/DE0-Nano-BitCoin-Miner/.../EP4CE10_Hashers_11_Serial/fpgaminer_top.v]
!==
Xz 포함 같지않다
'Programming > Verilog' 카테고리의 다른 글
| verilog UDP (0) | 2018.04.16 |
|---|---|
| Verilog initial (1) | 2018.04.12 |
| Verilog HDL, paramter 와 module, 그리고 delay (0) | 2018.03.03 |
| encrypted Verilog (0) | 2018.02.03 |
| verilog module instantiate (0) | 2018.01.26 |
