구차니의 잡동사니 모음

CKEN은 어떻게 보면 PM(Power Management) 역활을 한다.
필요없는 장치에 CLK를 인가하지 않음으로 소비 전력을 줄일수 있다고 한다.

우오오!!! Check를 눌렀는데 Flash가 이제 뜬다!!

근데.. 속도가 왜케 조루야... 25KB/s 32MB 짜리 다 받으려다가 날 새겠다
INIT CLK라던가 PGM CLK를 바꾸어도 차이가 없는것 봐서는 다른 문제인 것 같은데
패러럴 포트 특성상.... 이려나?

palmpalm.hfc

일단 MSC0 / MSC1 / MSC2 중에 RT0/1/2/3/4/5 는 메모리 타입을 정의하는데

ROM type

000 - Nonburst ROM or Flash Memory

001 - SRAM 

010 - Burst-of-four ROM or Flash (with non-burst writes)

011 - Burst-of-eight ROM or Flash (with non-burst writes)

100 - Variable Latency I/O (VLIO)

RT0 - 0 - Flash Memory
RT1 - 1 - SRAM  << MT48LC8M16 근데 이녀석.. SDRAM 인데? 약파나?

RT2 - 4 - Variable Latency I/O (VLIO)
RT3 - 0 - Flash Memory
RT4 - 0 - Flash Memory
RT5 - 0 - Flash Memory

RT3와 RT5는 설정자체가 없으니 안한다고 하고
음.. 플래시가 그럼 2개 영역, SRAM이 1개 영역...?

MDCNFG 0000 0000 0000 0000 0000 1001 1010 1001
  DLATCH0 - 1 - Return Data from SDRAM latching scheme for pair 0/1 > 1 – Latch return data with return clock
  DTC0 - 01 - Timing Category for SDRAM pair 0/1 > 00 - tRP=2clks, CL=2, tRCD=1clks, tRAS(min)=3clks, tRC=4clks
  DNB0 - 1 - Number of banks in lower partition pair > 0 – 2 internal SDRAM banks
  DRAC0 - 01 - SDRAM row address bit count for partition pair 0/1 > 01 – 12 row address bits
  DCAC0 - 01 - Number of Column Address bits for partition pair 0/1 > 01 - 9 column address bits
  DWID0 - 0 - SDRAM data bus width for partition pair 0/1 > 0 – 32 bits 

  DE0 - 1 - SDRAM enable for partition 0 > 1 – SDRAM partition enabled

MDREFR 0000 0000 0000 1111 1111 0000 0010 0111
  APD - 1 - SDRAM/Synchronous Static Memory Auto-Power-Down Enable.
  K2DB2 - 1 - SDRAM Clock Pin 2 (SDCLK2) Divide by 2 Control/Status
                   1 – SDCLK2 runs at one-half the MEMCLK frequency

  K2RUN - 1 - SDRAM Clock Pin 2 (SDCLK<2>) Run Control/Status
                   1 – SDCLK2 enabled
  K1DB2 - 1 - SDRAM Clock Pin 1 (SDCLK1) Divide by 2 Control/Status
                    1 – SDCLK1 runs at one-half the MEMCLK frequency
  K1RUN - 1 - SDRAM Clock Pin 1 (SDCLK<1>) Run Control/Status
                    1 – SDCLK1 enabled
  E1PIN - 1 - SDRAM Clock Enable Pin 1 (SDCKE1) Level Control/Status
                    1 – SDCKE1 is enabled
  K0DB2 - 1 - Synchronous Static Memory Clock Pin 0 (SDCLK<0>) Divide by 2 Control/Status
                    1 – SDCLK0 runs at one-half the memory clock frequency
  K0RUN - 1 - Synchronous Static Memory Clock Run Pin 0 (SDCLK<0>) Control/Status

                    1 – SDCLK0 is enabled
  E0PIN - 1 - Synchronous Static Memory Clock Enable Pin 0 (SDCKE<0>) Level Control/Status
                    1 – SDCKE0 is enabled
  DRI - 0000 0010 0111 - SDRAM refresh interval, all partitions.
                    DRI = (Number of memclk cycles-31) / 32 = (Refresh time / rows) x Memory clock frequency / 32.