xilinx easypath / Altera hardcopy

ASIC 까진 아니더라도, FPGA를 PLD로 양산해주는거

대신 수량이 좀 되어야 하는 듯?

[링크 : https://www.xilinx.com/products/silicon-devices/fpga/easypath.html]

[링크 : https://www.altera.com/support/support-resources/operation-and-testing/dev-hardcopyii.html]

아래 내용들을 찾아보는데 정확하게 어떤 제품군인지 모르겠네?

그냥 대신 구워주는 서비스 이런걸 생각했는데 

그런류가 아니라 실제 ASIC에 준하는 반도체로 뽑아내긴 하나보다 ㄷㄷ

자일링스의 이지패스 솔루션은 FPGA에서 디자인한 반도체를 주문형반도체(ASIC)로 만드는 대신, 저가의 프로그래머블 반도체를 통해 양산해주는 것이다. 이를 통해 시스템업체 및 반도체 업체들은 반도체 소량 양산할 경우 ASIC 과정을 거칠 필요가 없어 시스템 설계 시간을 줄이고 테스트 비용을 줄일 수 있다.

[링크 : http://www.etnews.com/200410310006?m=1]

대부분의 비용 절감 요소가 디자인 옵션을 제한하고 최적화되지 않은 부품이나 패키지를 고객에게 과도하게 강요한다. 반면, 이지패스-6 FPGA는 기본 제품군의 모든 디바이스, 패키지, 모든 속도 및 온도 등급을 지원하는 유일한 FPGA 절감 솔루션이라는 점에서 유례 없는 제품이다. 이는 고객이 디자인을 구현하고 비용을 절감 하기 위해 모든 버텍스®-6 LX, LXT, SXT 및 HXT 디바이스를 선택할 수 있게 되었음을 의미하는 것이다. 기타 다른 방식과는 달리, 이지패스-6 FPGA는 ASIC 컨버전이나 라우팅 강화(routing-hardened) FPGA가 아니다. 버텍스-6에서 이지패스-6 디바이스로 마이그레이션 할 때 추가적인 디자인 제약이 따르지 않는다. 또한 FPGA 디자인을 재 작업하거나 다시 최적화할 필요도 없으며, 회로보드를 다시 레이아웃 할 필요도 없다. 고객이 자일링스에 디자인파일을 제공하면, 실리콘 웨이퍼를 표준 FPGA와 동일한 전기적 파라미터로 테스트하여 고객 디자인에 사용되는 특정 리소스에 대해 저장한다. 그 후 6주 내에 파생 다이가 조립 및 표시되고 최종 테스트를 거쳐 그 기능과 성능을 확인한다. 자일링스에서 최초로 단 기간 내에 프로토타입에서 즉시 양산이 가능한 디바이스를 제공하는 FPGA 비용 절감 솔루션을 선보이게 된 것이다.

[링크 : https://pldworld.blogspot.com/2009/11/1117-6-fpga-6-fpga.html]

5) CPLD(Complex Programmable Logic Device) CPLD는 Altera에서 상업용으로 제품화되어 쓰이고 있으며, 이런한 구조를 보면 메모리와 특별한 로직함수를 구현하기 위해 Embedded Array가 있고 이 내부에는 여러 개의 Embedded Array Block이 있다. 각각의 Embedded Array Block은 2,048Bit가 있으며 이것은 RAM, ROM, FIFO, Dual-port RAM등을 구현할 수 있다. 또한 하나의 Embedded Array Block 내부에는 8개의 Logic Element(LE)와 Local interconnection 으로 구성된다. 이러한 Logic Element에는 8-Bit Counter, Address decoder, State machine과 같은 중규모(Medium size)의 Logic block을 만들 수 있다. 외부와 인터페이스 되는 Pin 으로는 I/O Element가 있고 이는 양방향의 I/O Buffer와 전용(Dedicated)의 Pin들로 구성된다. 아울러 CPLD의 구조는 빠른 성능이나 정확한 타이밍의 예측이 필요로 하는 곳에 적합한 구조이며, FPGA의 구조는 많은 플립플롭(Flip-Flop)을 사용하는 순차 회로나 대용량이 필요한 곳에 적합한 것이기 때문에 서로 응용 분야에 따라 선택하여 적용하는 것이 좋다. 6) FPGA(Field Programmable Gate Array) FPGA는 CPLD와 달리 PLD의 블록간의 연결을 Array 구조와 행(Row)구조의 형태를 이용하여 연결을 하는 2가지의 형태로 나누어진다. 각각의 SPLD 블록간에는 나누어진 segmented Interconnect를 쓰기 때문에 연결 상태에 따라 내부의 연결 길이가 변경 될 수가 있다. 그러므로 연결 상태에 따라 라우팅 딜레이가 다르게 되어 타이밍의 예측이 어렵고 논리 소자의 성능 또한 CPLD의 구조에 비해 떨어진다. 그러나 사용자가 사용할 수 있는 게이트의 용량은 CPLD 보다는 많다는 장점을 가지고 있는데, 이것은 각각의 구조가 나쁘다는 것보다는 사용자의 응용 부분에 따라서 특성화 할 수 있다는 방향으로 보는 것이 정확할 것이다. 3. PLD의 특징 한국의 PLD 시장은 급속히 해마다 증가하고 있다. 그리고 Altera, Xilinx, Lattice, Actel과 Quick Logic등의 미국 반도체 회사들이 한국에 프로그램형 디바이스를 제공하고 있다. Quick Logic의 Device는 많은 Flip-Flop이 내장되어 있고, P&R(Place and Route)의 성능이 우수하고 고속인 반면, 1회의 Program만 허용하기 때문에 반복해서 프로그램 하는 실험용으로는 비 적합하고, 또한 고가이기 때문에 사용상의 제약이 따른다. 여기에서는 교육용으로 제공하고 있는 Altera를 중심으로 디지털 설계 방법 및 Tools사용법을 설명하기로 한다. 또한 Altera사에서 제공하는 디바이스들은 한국에서 시장 점유율이 가장 높은 프로그램형 디바이스이고, 소프트웨어의 사용도 상당히 쉽다는 장점이 있다. 아울러 ALTERA사에서 제공하는 프로그램형 디바이스의 구조에 관하여 설명을 하고 디지털 회로를 설계하는 방법에 관하여 설명을 하겠다. 디지털 설계와 하드웨어의 구현은 AX+plus II라는 Altera 사에서 제공하는 소프트웨어를 이용하여 설명한다.

[링크 : http://egloos.zum.com/lhh1914/v/8831239]