verilog vector instance

verilog 언어로 된 모듈을 여러개 어떻게 생성하나

일일이 이름 바꾸어서 해야 하나 고민을 했는데

동일 이름으로 생성도 가능하고

벡터로 모듈 생성이 가능하다고 한다

(그러니까 SHA256 모듈을 벡터로 생성하는 꽁수를!)

Example 4 module my_module (a, b, c); input a, b; output c;   assign c = a & b ; endmodule   module top (a, b, c) ; input [3:0] a, b; output [3:0] c;   my_module inst [3:0] (a, b, c); endmodule

[링크 : http://verilog.renerta.com/mobile/source/vrg00027.htm]

genvar k; generate for (k = 1; k <`wordsize - 1; k = k + 1)  begin     I2S_dff instance (.d(sd), .q(q_out[i]), .r(wsp), .en(dec_out[i]), .sck(clk));     datareg_in = |q_out;  end endgenerate

[링크 : https://electronics.stackexchange.com/.../how-to-use-generate-for-multiple-module-instantiation-in-verilog]

From Verilog-95 you can have a vector of instances: d_flipflop ff[7:0] (A, Q, reset clk);

[링크 : https://stackoverflow.com/questions/21615210/instantiating-multiple-modules-in-verilog]