altera cyclone V HPS BOOTSEL, CLOCKSEL

de1-soc 회로도를 보면 다음과 같이 연결되어 있다.

 

674 page

 

675~7 page

678 page

 

689 page

 

697 page

 

 

[링크 : https://www.intel.com/programmable/technical-pdfs/683126.pdf]

 

MSEL의 012는 BOOTSEL(BSEL)

MSEL의 34는 CLKSEL(CSEL) 인데

리눅스 부팅시에는

 - BSEL 5번 (HPS boot from FPGA)

 - CSEL 1번 (osc1_clk(10~12.5Mhz) / ID mode div 128 / Data transfer mode div 1 / mpu multi 32 / PLL Lock)

LXDE 부팅시에는

 - BSEL 7번 (QSPI boot)

 - CSEL 3번 ( osc1_clk(25~50Mhz)  / ID mode div 512/ Data transfer mode div 4 / mpu multi 8 / PLL Lock )

으로 해석하면 되려나?

 

그냥(?) 리눅스 셋팅	LXDE 셋팅

2026.04.28 - [embeded/FPGA - ALTERA] - DE1-SOC getting started guide 따라하기