Programming/VHDL VERILOG2018.04.12 18:47

개발환경에 따라 다르지만

무시하거나

reset 루틴으로 구현해주거나

(대부분은 시뮬레이션으로만 쓰이고, 무시하는 쪽으로 보임)


[링크 : http://wiki.vctec.co.kr/devboard/fpga/spartan-3a-fpga-gaebalbodeu--elbert/simulation]

[링크 : https://stackoverflow.com/questions/26704552/going-back-to-initial-statement-on-reset-in-verilog]

[링크 : http://referencedesigner.com/blog/verilog-initial-block-synthesis/2396/]

[링크 : http://www.edaboard.com/showthread.php?t=53205]

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Posted by 구차니

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