Programming/VHDL VERILOG2017.12.07 23:11

뜬금없이 공부중!

일단.. 기본적인 문법은 아래와 같다.

대충 보면.. c++ 이나 begin-end 나오는 VB 같기도 하고..


cortex-m3로 따지면 

entity는 입출력 방향과 드라이버 모드 및 핀의 갯수를 설정하고

architecture 에서 해당 entity의(함수?) 내용을(함수 구현) 기재한다.



VHDL을 이용한 FPGA 디지털 설계 실급부터 응용까지

[링크 : http://www.kyobobook.co.kr/product/detailViewKor.laf?barcode=9788979146707]


1.2 기본 논리 게이트의 VHDL 설계

library ieee;

use ieee.std_logic_1164.all; entity AndOr_vhdl is port( a,b : in std_logic; and_out, or_out, not_out : out std_logic); end AndOr_whdl; architecture design of AndOr_vhdl is begin and_out <= a and b; or_out <= a or b; not_out <= not a; end design;


+

[링크 : https://www.altera.com/support/support-resources/design-examples/design-software/vhdl.html]


의외로(?) if - else, switch - case 같은 제어는 보이는데 

for,while 루프는 존재하지 않네(너무 C언어 개발자 티내나? -ㅁ-)

[링크 : http://webdocs.cs.ualberta.ca/~amaral/courses/329/labs/VHDL_Reference.html]

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Posted by 구차니

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