verliog module 선언

module에 변수(?) 선언하는 방법으로 두가지가 존재한다.

하나는 C언어 함수 처럼, 방향과 변수명을 지정해주는 것이고

다른 하나는 모듈에 사용할 핀 이름만 선언하고 방향을 지정해주는 것이다.

개인적으로는 C 스타일의 모듈 변수 선언에 방향을 넣는게 나을 것으로 보인다.

module DE0_NANO( input CLOCK_50 ); endmodule

module DE0_NANO( CLOCK_50 ); input           CLOCK_50; endmodule