올해도 반이 지나갔네..

한것도 없고 이룬것도 없는데 또 0.5살이 훅~ ㅠㅠ

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Posted by 구차니

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회사에서 오늘 한명 그만두었다.

이제 줄줄이 나가는 것의 시작일 듯..

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Posted by 구차니

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  1. 저도 나가야 되는데..
    정말 생각대로 되는게 하나도 없네요. --^

    2018.07.02 20:14 신고 [ ADDR : EDIT/ DEL : REPLY ]

개소리 왈왈/독서2018.06.28 22:30

+

2018.06.29

걍 요약하면 투명 드래곤이 더 재미있다. (응?)


+

무려 도서관에 3달이나 기다려서 책이음으로 빌려온 책이다

워낙 유명한 책이나 줄거리는 알아서들 보면 될 거 같고


일단 개인적인 감상(?)은

1. 처음 대여해서 손에 쥐는데 와.. 얇다(양장본이라 표지가 두꺼워서 그렇지 192쪽 밖에 되지 않음)

2. 문학적이던, 팩션이던 다큐던 빵점. 이걸 소설이라고 썼냐? 재미도 없고, 교훈도 없고 나무한테 미안함

3. 무슨 이름을 성까지 다 붙여서 써대라고 했는데 의외의 반전.. 화자가 김지영씨가 아니었네?

4. 기사였나? 젠더 감수성에 따라 파악이 가능한 부분이 다를꺼다라는 말이 있어서 (깔려고) 정독했는데 시간 아까움



일단 문학은 별로 거리가 멀지만, 많은 소설과 책을 봐왔던 경험에 비추어 볼때,

이 책은 문학적 가치는 0이라고 볼 수 있지 않을까 한다.

일단 소설이 가져야 할 재미도 없고,

그렇다고 해서 개연성을 가지고 설득을 하지도 못하고, 어떠한 감동이나 교훈을 주지 않는다.

(어느 작가가 의도한거라고 하지만, 읽고 나니 주제의 한계에 걍 실력 부족으로 밖에 보이지 않는다)

팩션이나 다큐나 논문도 아니면서 각주로 근거로 제시함으로서 소설으로서도 가치를 상실한다.

차라리 자연스럽게 기사를 보니 이런 내용이 나온다. 누가 이런 이야기를 하던데

식으로 자연스럽게 소설에 묻어나오게 했으면 차라리 나았으련만...

억지스럽게 몇년도 OECD 자료 이런식으로 기재함으로서 어중간한 존재가 되었다.


그리고 반전(?)을 위한 표현인가 라는 생각이 들었지만

막판 화자가 남자 정신과 의사라는 걸 드러내기 위해 강제로 "김지영씨" 라고 3인칭 시점으로 매번 지칭하는 것에서

문장이 매끄럽지 않아 몰입하기가 쉽지 않은 문제가 있다.

화자가 정신과 남자의사로 설정한 것은, 결국 남자는 어쩔수 없는 존재라는 확정을 위한 도구로 소모되었고

이 책을 바이블로 받아들이는 사람들에게는 아아 역시 의사라도 어쩔수 없는 한남이구나 라는 결론을 위한

억지스런 전개로 더더욱 완성도를 떨어트리게 된다.

(적고 보니 그렇게 남자로 인해 멘탈 나갔는데 왜 남자 정신과 의사를? 이 정도면 여자 의사 해달라고 거품물고 쓰러져야 하지 않나?)



하지만 언론이나 블로그들에서 이야기 하던 맘충듣고 정신병 걸렸냐? 는

너무 이 책에 대해서 공격적으로 이야기하는게 아닌가 생각된다.

다만, 처음에 김지영씨가 남편의 동아리 여자동기(나이대로는 동기인듯?)처럼 행세하면서 정신착란처럼 보이는 것은, 

맘충발언으로 인해 누적된 정신적 손상에 의해 발현된거라고 보기에는 너무 개연성이 없어 보인다.


솔찍히 사랑과 전쟁급으로 무언가 흥미진진한 막장 사건으로 전개되는 줄 알고

김지영씨가 신분을 위장하고 결혼한 그런 스토리를 기대했거늘(응?)

너무 맥빠지고 개연성을 밥말아 먹어 버리는 바람에

내가 본 가장 큰 반전은 화자가 정신과 남자의사/원장이라는게 되어버렸다



아무튼 차분히 꼼꼼히 읽으면서

이런걸 여자들이 성차별로 느꼈구나 라는 깨달음 보다는

도대체 어떻게 이런걸 그렇게 해석할 수 있을까? 라는 의문만 잔뜩 들게 된다.



그래도 머 예전에 "여성 혐오를 혐오한다" 책에 비하면은 불쏘시개 급은 아니라고 해주고 싶지만

이 책만 단독으로 두고 보았을때는 이 볼륨에 이 내용에 이 가격은 너무 아깝지 않냐

내 4시간! 아까워!!! 라는 생각이 든다.(물론 깔려고 읽은거라 버릴거 각오하긴 했지만)



이 책을 읽으면서 얻은 소득(?)은

아.. 걔네들이 이런 식으로 받아 들이기 때문에 이렇게 행동을 하는 거구나 라는

이해할 순 있지만 납득 할 수 없는 무논리의 논리를 깨달은 정도라고 해야 할까?


[링크 : http://www.kyobobook.co.kr/product/detailViewKor.laf?barcode=9788937473135]



+

걍 까고 싶은 포인트 정리

1. 노 잼

2. 무논리, 개연성 밥말아 먹음

    (차라리 김지영씨를 화자로 지인들이 겪은걸 이야기 하도록 했으면 차라리 납득이 용이했을 듯)

3. 시기별로 적었으나 어떠한 이유도 없이 시간대가 오락가락 해버림

    (국민학교 시절 쯔음의 이야기에서 갑자기 고등적 갔다가 다시 중딩으로 갔다 그런 느낌)

4. 할머니가 분유 먹었다고 혼내키는거 그 당시에 분유는 비싼건데 단지 손자꺼 먹었다고 혼났다고 판단하고

    할머니를 미워하는게 아니라, 남동생을 탓하는게 아니라 남자를 좋아하는 시대상을 남자로 보고

    그냥 그거 자체로 남자 혐오로 논리는 전개하는 건 도대체 어떻게 되어먹은 개논리냐...

5. 사건은 빵빵 터지는데 다른 여자분이 말해준 "나쁜 사람도 있지만 좋은 사람도 있어요"는 그냥 공허한 메아리

    흉자 까기로 밖에 그런 좋은(?) 여자분을 써먹지 못하는 건가?

6. 3인칭 명칭들은 막판 남자 화자임을 드러내기 위한 추진력이었나?!

7. 결국 김지영씨가 이런 걸 겪었고, 김지영씨를 상담해준 남자 원장도

    어쩔수 없는 한남이구나 라는 결론을 내도록 강제함

8. 바이블로 쓰는 이유가 몇개 근거로 제시한 각주라면 너무 근거도 없는 걸 신뢰하는거 아닌가?

    단지 OECD 0000년도 통계, ooo저 ooooo 이런식으로 출처만 적어두면 신뢰를 얻게 되는건가?

    이 과정에서 팩션으로서도 소설로서도 다큐로서도 어떠한 목적을 달성하지 못했지만

    그들은 이걸 바이블로 삼게 되다니.. 참 이해할 수 없다.

    (최소한 몇 페이지 혹은 링크를 주거나 일부 각주로 내용을 썼어야 하지 않나 생각된다)

9. 결국 김지영씨가 왜 차승현씨 인 것처럼 행동을 한건지 알수가 없게 되었다. 떡밥인가? 맥거핀인가?

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Posted by 구차니

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  1. 앗... 읽으셨군요.. 생가보다... 꽤 인문학적 감성도 있으신것 같아요^^

    2018.06.29 14:47 신고 [ ADDR : EDIT/ DEL : REPLY ]
    • 고등학교때 미친듯이 장르불문하고 읽어서 요즘에 와서 인문학이라고 그 단어가 뜨니 웬지 낮간지러운 느낌이더라구요 ㅋㅋ

      아무튼 읽었는데 좋은 평을 내리긴 힘들다를 넘어서 나무야 미안해~ 차라리 투명드래곤이 더 낫다가 현재까지 결론입니다.
      특정 진영의 프로파간다 선전물 수준이라고 밖에 안보이는 얄팍한 책이에요

      2018.06.29 15:08 신고 [ ADDR : EDIT/ DEL ]

양심없어서 군대다녀옴 ㅋㅋ


[링크 : http://v.media.daum.net/v/20180628174610902]

Posted by 구차니

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  1. 일단 왜 '양심적 병역 거부' 라고 하는지 모르겠고
    앞으로는 여의도에 저 종교 신자들이 많아질 것 같다는 생각은 왜죠?

    2018.06.29 09:43 신고 [ ADDR : EDIT/ DEL : REPLY ]
    • 음.. 걔네 본진이 여의도 인가요?
      홈페이지 찾아보니 본진은 경기도 안성에 있네요.
      아무튼 거두절미하고 유망한 종교고 메이저 종교가 곧 될 것 같습니다 ㅋㅋㅋㅋ

      2018.06.29 11:49 신고 [ ADDR : EDIT/ DEL ]
    • 아니 여의도에 있는 군대 안가시는 분들 많은 세금으로 월급 받으시는 분들이 앞으로 합법(?)적으로 안가기 위해서 종교 바꾸시는 분들이 있을 것 같다는 생각이 들어서요. ㅋ

      2018.06.29 12:44 신고 [ ADDR : EDIT/ DEL ]
    • 아! 그 여의도 ㅋㅋㅋㅋ
      머 나이들이 많으셔서 굳이 안가도 되셔서 개종까진 안하시지 않을까요?
      혹시나 모를 oo 베이비들 중에 남자애들 뺴면요 ㅋㅋ

      2018.06.29 13:00 신고 [ ADDR : EDIT/ DEL ]
    • 그 후배 또는 oo 베이비들이 하겠죠?

      2018.06.29 13:01 신고 [ ADDR : EDIT/ DEL ]
    • 머 앞으로 길어야 두세번의 선거에 쓸려나갈 애들이라
      굳이 그애들이 아니라도 많이 개종하지 않을까요 ㅋㅋ

      2018.06.29 13:02 신고 [ ADDR : EDIT/ DEL ]

embeded/FPGA - ALTERA2018.06.28 16:24

책에서 본거 처럼(구버전 기준이긴 했지만)

최대 작동 클럭이 rpm 미터 처럼 똭 뜨지 않아서 찾아 보는중


timequest는 구버전에서의 time analzyer의 상품명(?) 이런건가?

The TimeQuest timing analyzer is a powerful ASIC-style timing analysis tool that validates the timing performance of all logic in a design using industry standard constraint, analysis, and reporting methodology 


Synopsis Design Constraints (SDC)

tool command language (Tcl)

[링크 : https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/manual/mnl_sdctmq.pdf]


먼가 찾아서 막 누르다 보니 이런게 나오네 -ㅁ-?

[링크 : ftp://ftp.altera.com/up/pub/Intel_Material/15.1/Tutorials/VHDL/Timequest.pdf]

[링크 : https://www.altera.com/en_US/pdfs/literature/ug/ug_tq_tutorial.pdf]


암튼 현재로서는 Timing Analyzer로만 표기가 된다.


컴파일 하다 보면 아래와 같은 Timing Analyzer 항목이 보이는데


타이밍 모델은 온도에 따른 작동 속도가 있고

speed grade별로 시뮬레이션을 하는데 영향을 주는 요소인 것으로 보인다.

speed grade / supply voltage / junction temperature

 Intel FPGAs must operate in a continuum of conditions. 

 These conditions include the die junction temperature, which varies depending upon the design's requirements. Commercial parts have a legal range of 0°C to 85°C and industrial parts have a legal range of -40°C to 100°C. There are even wider temperature ranges, such as those for automotive and military devices. 

 Another aspect of the operating conditions is the voltage supply levels. The most critical voltages for maintaining FPGA performance is the Vcc and the various I/O supplies. Each of the supply voltages has a legal operating range. For example, a subset of Stratix® IV FPGAs has a valid Vcc range of 0.87 V to 0.93 V. 

 The third aspect of the operating conditions is the relative speed of each FPGA versus the limit of the speed grade with which it is marked. This is one aspect that the designer has no control over. It should also be noted that devices within one speed grade can still differ slightly in performance, predominantly due to variation in the manufacturing process. All devices, however, are guaranteed to be faster than the limit of the speed grade.

[링크 : https://www.altera.com/en_US/pdfs/literature/wp/wp-01139-timing-model.pdf]

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Posted by 구차니

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timequest 관련 보다 보니 slack 어쩌구 나오길래 검색



디지털 회로에서 여러가지 전기적(?) 특성이 있는데 어떻게 보면

setup time는 전압 변화에 필요한 시간(+안정될때 까지 시간_

hold time는 읽는 측에서 읽는데 필요한 시간

slack time은 사이클에서 여유 시간

(즉, 이게 0이 되면 hold time에 걸리거나 setup time에 걸려서 정상작동 하지 않는?)


[링크 : https://www.nandland.com/articles/setup-and-hold-time-in-an-fpga.html]

[링크 : http://fpga.tistory.com/30] setup, hold

[링크 : http://fpga.tistory.com/40] slack




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embeded/FPGA - ALTERA2018.06.28 14:21

C:\intelFPGA_lite\18.0\quartus\common\help

경로에 pdf로 존재한다.


tutorial_quartusii_simulation_verilog.pdf

내용을 정리하자면


Step 1. Quartus2에서 New 하고 나서 Verification/Debugging Files에 

University Program VWF를 선택하여 추가


Step 2. 아래와 같은 시뮬레이션 웨이브폼 에디터가 똭!


Step 3. 우측 패널에 우클릭하여 노드나 버스를 추가하는데


Step 4. 수동으로 추가는 불가능하고 "Node Finder"를 통해서 찾아서 추가해야 한다.


Step 5. 처음에는 아무것도 안나오는데 List를 누르면 전체 핀 목록이 뜬다.


Step 6. 모니터링 할 노드들을 추가해주고 나면 아래와 같이 뜨는데

일단 클럭이 있어야 작동하는 녀석들이 많으니 위에 시계모양 아이콘을 누르면(Overwrite Clock)


Step 7. 클럭을 쓸수 있는데 망할(?) Hz 단위가 아니라 시간 단위니 적절히 계산해서 넣어준다

(50MHz는 Period 20ns)


Step 8. 그럼 아래와 같이 클럭이 표현된다.


Step 9. 시뮬레이션을 하려면 Quartus 2 옵션 설정에서 EDA 툴을 설정해주어야 하는데

설치시에 ModelSim Altera Starter 버전을 설치했다면 아래 경로에서 찾으면 된다.


Step 10. 그래프(?)의 그리드 크기는 Edit - Grid Size에서 설정하는데

그리드는 보여주기 위한 시간 단위이다.


1us 정도가 한계인데 단위를 바꾸어서 해봐도 이걸 늘리는 법은 모르겠다.


Step 11. 시뮬레이션 시간은 End Time으로 설정되는데

최대 100us 까지 밖에 설정을 할 수 없도록 되어 있는 것으로 보인다.


Step 12. 아무튼 설정할거 했으면 Simulation 에서 Run 으로 시작하는건 누르면 되는데


상단 아이콘 바에도 있으니 편한대로 하면 된다.


Step 13. 시뮬레이션을 누르면 아래와 같이 vwf 파일 저장안되었다고 경고 뜨는데

괜히 다른 이름으로 바꾸면 실행안되니 그냥 기본값으로 저장을 해주는게 속 편하다


Step 14. 아무튼 저정하고 나면 아래와 같이 테스트벤치를 생성해서 알아서 돌리는데



Step 15. 한참을 먼가 하고 나면 아래와 같이 sim.vwf 확장자로 다른 창이 뜬다.

(근데 멀 잘못했나.. 영 안뜨네?)


아무튼.. 왜 안되는지는 좀 더 고민해봐야 겠네... ㅠㅠ

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클라우드 관련해서 유명한 녀석인데

대충 읽어 보니.. 결국에는 클라우드는 IDC/서버들의 자동화를 위한 녀석이었나?

일반 사용자에게는 정말 뜬구름 잡는 소리였을 뿐인건가? 라는 생각이 든다.


일단 컴포넌트는 아래와 같은데 Nova가 메인이고

전체 클라우드를 관리하며, 각각 자기가 담당하는 관할이 있어

이것을 유기적으로 묶어 관리하여 자동화 하는것이 openstack이다.


기본적으로 오픈스택 돌리려면 서버 댓수가 어마어마하게 필요한 듯.



[링크 : https://en.wikipedia.org/wiki/OpenStack]

[링크 : https://www.openstack.org/]


+

기존에 서버는 물리적으로 구성되었는데 PXE 등의 네트워크 부트 기술을 이용해 NAS를 로컬 하드로 사용하고

네트워크 가상화를 통해 독립 호스팅 하는 식의 네트워크 안정성을 꾀한다.

그 과정에서 수 많은 작업이 필요한데 이걸 자동화 하여 사람의 개입 없이 혹은 최소화 해주는것이

클라우드 관리에 주요한 업무가 되고 이를 지원하는게 오픈스택이나 클라우드 서비스로 보인다.


+

IDC 가동율을 고려하면 pc도 hot spare 개념으로 남겨두고 레디하고 있다가

필요하면 바로 붙여서 교체하는 식으로 가동율을 올리는게 목표일려나?

어짜피 물리적으로 컴퓨터가 나가거나, 논리적으로 오류가 나도 

VM에 의해서 여러개의 인스턴스들이 작동하고 있거나 대기하고 있다면

해당 VM에 원격 스토리지를 붙이고 새롭게 네트워크를 구성함으로서

물리적 배선이나 교체없이(즉, 관리자의 수동 개입없이) IDC가 사용자 요구에 맞춰

작동하게 되는거니.. 과거 보았던 autonomous computing의 IDC 버전이라고 봐도 무방해 보인다.

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[링크 : http://www.itworld.co.kr/news/105521]

[링크 : http://www.itworld.co.kr/tags/62331/NFV/86025]

[링크 : https://en.wikipedia.org/wiki/Software-defined_networking]


openflow는 sdn 장비 프로토콜?

[링크 : https://en.wikipedia.org/wiki/OpenFlow]


프로비저닝

[링크 : https://en.wikipedia.org/wiki/Provisioning]

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embeded/FPGA - ALTERA2018.06.27 13:47

당연히(?) initial은 있어야 하는데

모듈내에서 사용하는 reg 변수들에 대해서도 처리가 되어 있지 않으면

값이 X가 나오면서 garbage 값이라 처리를 못하는 것으로 보인다.


예전에 구한 소스인데, 시뮬레이션 안되던거 혹시나 해서

모듈내에 사용되는 reg 변수를 0으로 초기화 해주니 시뮬레이션이 잘 진행된다.

module vga640x480(

input clk,

input rst,

output [7:0] LED,

output reg hsync,

output reg vsync,

output [3:0] r,

output [3:0] g,

output [3:0] b

);


reg clk25;

reg [9:0] horizontal_counter;

reg [9:0] vertical_counter;


reg [9:0] X;

reg [9:0] Y;


wire [7:0] red;

wire [7:0] green;

wire [7:0] blue;


initial

begin

horizontal_counter = 0;

vertical_counter = 0;

end


assign r[3:0] = ((horizontal_counter >= 144) 

&& (horizontal_counter < 784) 

&& (vertical_counter >=39)

&& (vertical_counter < 519)) ? red : 4'b000; 

assign g[3:0] = ((horizontal_counter >= 144) 

&& (horizontal_counter < 784) 

&& (vertical_counter >=39)

&& (vertical_counter < 519)) ? green : 4'b000; 

assign b[3:0] = ((horizontal_counter >= 144) 

&& (horizontal_counter < 784) 

&& (vertical_counter >=39)

&& (vertical_counter < 519)) ? blue : 4'b000; 


assign red =   ((horizontal_counter >= 144)&&(horizontal_counter < 344) ) ? 4'b1111 : 4'b0000;

assign green = ((horizontal_counter >= 344)&&(horizontal_counter < 544) ) ? 4'b1111 : 4'b0000;

assign blue =  ((horizontal_counter >= 544)&&(horizontal_counter < 784) ) ? 4'b1111 : 4'b0000;


always @(posedge clk)

begin


if (clk25 == 0)

begin

   clk25 <= 1;

end   

else

begin

clk25 <= 0;

   end

end



always @(posedge clk25)

begin

if ((horizontal_counter > 0) && (horizontal_counter < 97))// -- 96+1

begin

hsync <= 0;

end

else

begin

hsync <= 1;

end 

if ((vertical_counter > 0 ) && (vertical_counter < 3 )) //-- 2+1

begin

vsync <= 0;

end

else

begin

vsync <= 1;

end

horizontal_counter <= horizontal_counter+1;

    

if (horizontal_counter == 800) 

begin

vertical_counter <= vertical_counter+1;

horizontal_counter <= 0;

end

    

if (vertical_counter == 521)

begin

vertical_counter <= 0;

end

end



endmodule  


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