embeded/FPGA - ALTERA2018.06.18 10:30

카페 보다 보니 저걸 설정해서 하면 quartus 내에서 더 편하게 한다는데

기본 설정은 none으로 되어있다고 설정을 해야 한다고 한다.

[링크 : https://www.altera.com/.../modelsim/exm-ncsim-native-link.html]

[링크 : https://www.youtube.com/watch?v=PmVVXQchv2c]



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Posted by 구차니

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embeded/FPGA - ALTERA2018.06.15 16:53

이런 저런 방법이 있는데 어떻게 쓰는건지 감이 1도 안오네..

[링크 : http://www.newtc.co.kr/download/FB-CY6/NTC_FPGA_강좌_02_로직_시뮬레이터_사용법.pdf]


waveform 어쩌구 통해서 시뮬레이션에 쓸 문장을 생성하는 듯?

[링크 : https://youtu.be/uSGsQjXWnXk?t=420]


waveform editor

[링크 : https://www.altera.co.jp/ja_JP/pdfs/literature/hb/qts/qts_qii53017.pdf]

어쩌다 먼가 된거 같긴한데 안된건가? ㅠㅠ


[링크 : http://www.ednc.com/wp/wp-content/uploads/2015/06/modelsim_questa_10.4_tutorial.pdf]


How do I generate clock in Verilog ?

There are many ways to generate clock in Verilog; you could use one of the following methods:


Method #1

 1 initial begin

 2  clk = 0;

 3 end

 4    

 5 always begin

 6    #5  clk = ~clk;

 7 

 8 end

You could download file clock_always.v here

 

Method #2

 1 initial begin

 2   clk = 0;

 3   forever begin

 4      #5  clk = ~clk;

 5   end

 6 end

You could download file clock_forever.v here


Method #3

 1 initial begin

 2   clk = 0;

 3 end

 4 

 5 always begin

 6    #5  clk = 0;

 7    #5  clk = 1;

 8 end 

[링크 : http://www.asic-world.com/verilog/verifaq2.html]


+

2018.06.18

하다 보니.. 클럭 연결을 할게 아니라

# 명령중 반복을 통해서 특정 시간대에 클럭처럼 신호를 발생시키도록 해야

시뮬레이션에서 정상적으로 계산이 가능 한 듯?


음.. #5 하면.. 100Mhz로 작동하는건가?



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Posted by 구차니

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embeded/FPGA - ALTERA2018.06.15 10:15

책에 사용한 소스 받는 곳 찾는 중


[링크 : http://digitalfilter.com]


Shift-JIS라 한글 윈도우에서 wordpad나 notepad로 열면 깨져서 안나온다 -_ㅜ

아무튼 저자가 암호 공개를 책 산 사람에게만 공개하고 있으니 저자의 뜻을 따르겠지만..

압축 - 압축 - 자동압축 파일 이런식으로 꽁꽁 싸매놓는건 무지 귀찮네...

FpgaOriginal.zipを展開するには,パスワードが必要です.


パスワードは,


 第1部 1日目 図1-23のタイトルにある8ケタの数字

 第2部 15日目 図15-15のタイトルにある5文字のアルファベット

 Appendix A 図A-4のタイトルにある7文字のアルファベット


以上をハイフンでつないだ文字列です.


例:12345678-YYYYY-ZZZZZZZ


すべて半角文字,アルファベットは大文字小文字に注意してください. 

[링크 : http://www.cqpub.co.jp/toragi/nios2/index.htm] << 100메가

[링크 : http://www.cqpub.co.jp/hanbai/books/48/48191.htm]

[링크 : http://www.cqpub.co.jp/toragi/nios2/movies/movie.htm]

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Posted by 구차니

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embeded/FPGA - ALTERA2018.06.11 10:10

zip이나 tar는 아닌 독자 규격이거나 헤더를 변형한 녀석인 듯?

아무튼 프로젝트 열듯 더블 클릭해서 열면 해당 파일이 있던 곳에 압축이 풀리고

프로젝트 파일과 폴더가 풀려서 나온다.


Archiving Projects

You can save the elements of a project in a single, compressed Quartus II Archive File (. qar) by clicking

Project > Archive Project.

The .qar captures logic design, project, and settings files required to restore the project.

Use this technique to share projects between designers, or to transfer your project to a new version of the

Quartus II software, or to Altera support. You can optionally add compilation results, Qsys system files, and

third-party EDA tool files to the archive. If you restore the archive in a different version of the Quartus II

software, you must include the original .qdf in the archive to preserve original compilation results.

[링크 : https://www.altera.com.cn/zh_CN/pdfs/literature/hb/qts/qts_qii52012.pdf]

Posted by 구차니

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embeded/FPGA - ALTERA2018.06.05 10:55
embeded/FPGA - ALTERA2018.06.04 16:32

일단 하나 검색했으니 집에가서 따라해봐야지


RTL Level Simulation with ModelSim

- Synthesis 이후에 시뮬레이션 가능

Gate Level Simulation

- 전체 컴파일 이후에 시뮬레이션 가능

[링크 : http://idlelogiclabs.com/2011/12/04/using-modelsim-with-quartus-ii-and-the-de0-nano/]


게이트-레벨시뮬레이션은타이밍시뮬레이션에서 기능적결과의차이만을확인한다. 만약게이트-레벨시뮬레 이션은문제없고타이밍시뮬레이션이실패했다면, 넷리스트 가아닌타이밍으로발생된부분임을나타낸다. 백-어노테이트 타이밍 시뮬레이션은 타이밍 정보가 있는 게이트-레벨 시뮬레이션이다. 이를 위해 FPGA 벤더는 VITAL (VHDL Gate Level) 넷리스트 또는 Verilog 넷리스 트를 생성한다 

[링크 : http://www.itfind.or.kr/COMIN/file24639-FPGA%20디버깅%20방법.pdf]

Posted by 구차니

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embeded/FPGA - ALTERA2018.06.03 23:07

output 대신에

output reg를 쓰니 해결..

c언어 때 처럼 무슨 문제인지 감이 영안오네...


[링크 : https://electronics.stackexchange.com/...left-hand-side-of-assignment-must-have-a-variable-data-type]

Posted by 구차니

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  1. 성탁

    그냥 output만 쓰면 wire로 선언된거로 되서 clk event발생할때 동작하게 한게 문법상 안맞음.

    그래서 reg를 선언해줘서 FlipFlop으로 clk event때 동작하게 코드를 짜는거임~~

    2018.06.04 10:45 신고 [ ADDR : EDIT/ DEL : REPLY ]
    • reg가 flip-flop 이라서 출력을
      다른 wire로 연결이 가능한거고
      값을 유지하려면 wire로는 못하고 flip-flop이 필요한거 같긴한데

      다른 코드들 보면 output a; reg a;
      이런식으로 쓴것도 있어서 동일 명칭으로 선언하면 자동으로 두개가 합쳐지는건지 모르겠음 ㅠㅠ

      2018.06.04 11:18 신고 [ ADDR : EDIT/ DEL ]
  2. 성탁

    wire로 선언된 것들은 combination logic이어서 이벤트가 발생할때 동작하지 않고 and, or, nor, not 같은 로직으로만 만들어진거구...

    reg로 선언된거는 sequencial logic에서 쓰는거여서 clk의 rising edge나 falling edge처럼 이벤트가 있을때만 값을 넣어주기때문에 실제 합성시 보통 Flipflop을 사용해서 만들어짐.

    그리고 blokc의 output은 flipflop 출력으로 해야 나중에 툴에서 timing을 맞추기 쉬움~!!

    2018.06.04 12:44 신고 [ ADDR : EDIT/ DEL : REPLY ]
    • -0-a;;;;;
      아무튼 공부중이니 올해 내로는 무슨 말인지 이해 할 수 있겠...지? ㅠㅠ

      2018.06.04 13:14 신고 [ ADDR : EDIT/ DEL ]

embeded/FPGA - ALTERA2018.06.02 22:36

카운터 증가 하는데

클럭에 연계해서 작동시키는 부분에서

클럭 엣지 트리거 부분에 여러개 작성하니 에러 발생..


 always @ (posedge clk or negedge rst)

begin

if (~rst)

cnt <= 0;

else

begin

if(cnt < 834000)

cnt <= cnt + 1;

else

cnt <= 0;

end

if(cnt < HSYNC)

hsync <= 1;

else hsync <= 0;

if(cnt < VSYNC)

vsync <= 1;

else vsync <= 0;

end


아래는 해결 한 것

음.. 자세한 내용은 나중에 찾아봐야지.. 이해를 못하고 있음 ㅠㅠ

 always @ (posedge clk or negedge rst)

begin

if (~rst)

cnt <= 0;

else

begin

if(cnt < 834000)

begin

cnt <= cnt + 1;

if(cnt < HSYNC)

hsync <= 1;

else hsync <= 0;

if(cnt < VSYNC)

vsync <= 1;

else vsync <= 0;

end

else

cnt <= 0;

end

end


[링크 : https://www.edaboard.com/showthread.php?326768...-enclosing]

Posted by 구차니

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embeded/FPGA - ALTERA2018.05.30 15:14

DE0-nano에 실습중

일단.. module 선언이 아래 있던 위에있던 상관이 없나 보네..

머가 잘못되서 안되었던건지 모르겠지만 아무튼 책 보고 따라 치니 작동은 한다.


//=======================================================

//  This code is generated by Terasic System Builder

//=======================================================

module PwmCtrl(RST_N, CLK, LED0);

input RST_N, CLK;

output LED0;

reg[27:0] counter0;

always @(negedge RST_N or posedge CLK)

begin

if(RST_N == 1'b0)

begin

counter0 <= 0;

end else begin

counter0 <= counter0 + 1;

end

end

assign LED0 = counter0[26];

endmodule


module DE0_NANO(

//////////// CLOCK //////////

CLOCK_50,

//////////// LED //////////

LED,

//////////// KEY //////////

KEY 

);


//=======================================================

//  PARAMETER declarations

//=======================================================



//=======================================================

//  PORT declarations

//=======================================================


//////////// CLOCK //////////

input           CLOCK_50;

//////////// LED //////////

output      [7:0] LED;

//////////// KEY //////////

input      [1:0] KEY;


//=======================================================

//  REG/WIRE declarations

//=======================================================


//=======================================================

//  Structural coding

//=======================================================

PwmCtrl pwm(KEY[0],

CLOCK_50,

LED[0]);

endmodule 


원래는 counter0[27] 인데 너무 느려서 counter0[26]으로 변경


그리고 signalTap 이용해서 데이터 받아봄

(PLL 사용해서 클럭 분주하고 그걸 이용해 샘플링 주기를 변경해 봐야 할 듯)

2018/05/30 - [embeded/FPGA - ALTERA] - signal Tap 2와 talkback?

2018/05/24 - [embeded/FPGA - ALTERA] - altera signalTap <<

Posted by 구차니

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embeded/FPGA - ALTERA2018.05.30 10:43

18.0 버전인데 설정 없어도 잘만 된다 -ㅁ-

저번에는 대충한다고 먼가 빼먹은게 있어서 안되었던 듯..


---

읭? 왜 signal tap이 안되나 해보는데

옵션에 안보인다?

혹시 Lite Edition이라 그런가?



To enable the TalkBack feature in Quartus Prime, select Tools > Options. In the Options window, select Internet Connectivity from the menu, and click on TalkBack Options... to open the window shown in Figure 2. If you accept the TalkBack License Agreement, then check the box labelled Enable sending TalkBack data to Intel and click OK. 

[링크 : ftp://ftp.altera.com/up/pub/Intel_Material/17.0/Tutorials/Verilog/SignalTap.pdf]


어디선가 동의하면 된다고는 하는데..

Signal Tap logic analyzer 1

Notes:

1. Available with Talkback feature enabled in the Intel Quartus Prime Lite Edition software.

[링크 : https://www.altera.com/.../pdfs/literature/br/br-quartus-prime-software.pdf]


이거는 설치 폴더에 뒤져봐도 안나오고

Run tb2_install to enable the TalkBack feature.

[링크 : https://www.altera.com/quartushelp/current/index.htm#msgs/msgs/ecpt_talkback_required.htm]


Standard Edition 피쳐로 아래 존재하는 걸 Pro에서는 지원안한다..

Lite에는 그럼 Talkback이 없을수도 있나?

Intel Quartus Prime Pro Edition software does not support the following Intel Quartus Prime Standard Edition features:

— I/O Timing Analysis

— NativeLink third party tool integration

— Video and Image Processing Suite IP Cores

Talkback features

— Various register merging and duplication settings

— Saving a node-level netlist as .vqm

— Compare project revisions 

[링크 : https://www.altera.com/.../pdfs/literature/ug/ug-qpp-getting-started.pdf]


엥?

2016.10.31 16.1.0

Removed all references to Talkback feature.

Changed instances of Altera to Intel FPGA. 

[링크 : https://www.altera.co.jp/documentation/esc1425946071433.html]


※ Quartus Prime Lite Edition の場合は、16.0 以前のバージョンを使用する際 TalkBack 機能を有効にする 必要があります。詳細はこちらの TIPS をご覧ください。 

구글번역

Quartus Prime Lite Edition의 경우 16.0 이전 버전을 사용하는 경우 TalkBack 기능을 활성화해야합니다. 자세한 것은 이쪽의 TIPS를 참조하십시오. 

[링크 : https://service.macnica.co.jp/article_files/126561/ELS1444_Q1710_10__1.pdf]


21분 부터 시연(pro 버전)

[링크 : https://www.youtube.com/watch?v=DCUhsezqydQ]

Posted by 구차니

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