embeded/FPGA - XILINX2018.05.04 08:18

Xilinx 7 series 에도 DONE 이라는 핀이 있어서

설정이 끝나면 HIGH로 설정된다.


[링크 : https://www.xilinx.com/support/documentation/user_guides/ug470_7Series_Config.pdf]

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Posted by 구차니

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embeded/FPGA - XILINX2018.03.23 15:49

업체가 다르니까 당연히(?) 다르겠지만 완전 다르네 -ㅁ-


자일링스 vivado는 아래의 순서로 프로젝트가 진행된다.


Step 1. HDL로 작성하고

Step 2. Synthesis 하고

Step 3. Implementation 하고

Step 4. Implementation Design 에서 패키지 핀과 물리적으로 연결하고

Step 5. Bitstream을 생성한다.



순수하게 HDL만 구현하는 사람과 하드웨어 핀을 연결하는 부분을 구분함으로서

시스템 레벨 작업자를 분리할수도 있게 되어있는 점은 확실히 장점으로 보인다.

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Posted by 구차니

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embeded/FPGA - XILINX2018.03.20 14:57

아 몰라.. 전에 살까했던 녀석 문서들 뒤지면 처음부터 하는법 나오려나?

[링크 : https://reference.digilentinc.com/reference/programmable-logic/arty/reference-manual]


걍.. TCL로 해야 하는거였나 -ㅁ-?!!!

[링크 : https://github.com/Digilent/digilent-xdc/blob/master/Arty-A7-35-Master.xdc]

---

quartus 2가 단순한거였나..

머이리 핀 설정하는게 복잡해? ㅠㅠ


[링크 : http://www.pldworld.com/_xilinx/html/toolman/ug888-vivado-design-flows-overview-tutorial_final_kr.pdf]

---


일장일단은 있겠지만

quartus2 처럼 GUI로 핀 할당하는건 어디서 하는건지 모르겠네


SYNTHESIS나 IMPLEMENTATION을 누르고 나서

메뉴 Windows - Device Constraints / Package Pins / I/O Ports

Open Synthesized Design/Open Implemented Design 에서 먼가 하는거 같은데 방법을 못 찾음..


[링크 : https://www.xilinx.com/.../xilinx2017_1/ug899-vivado-io-clock-planning.pdf]

[링크 : https://www.xilinx.com/video/hardware/using-the-xdc-constraint-editor.html]


아무튼.. xdc 파일에 set_property로 추가해야 하나.. GUI로 해야하나 그것이 문제로다?

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embeded/FPGA - XILINX2018.03.20 14:10

altera에만 있는줄 알았는데 당연히(?) xilinx의 vivado에도 존재한다. (ISE까지 내려가서 뒤지기는 귀찮)




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Posted by 구차니

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embeded/FPGA - XILINX2018.03.15 15:52

Implementing SMPTE SDI Interfaces with Artix-7 FPGA GTP Transceivers

[링크 : https://www.xilinx.com/support/documentation/application_notes/xapp1097-smpte-sdi-a7-gtp.pdf]


순서도 약자도 모르겠다.

일단 대충 정리하면 아래정도 순서가 되려나?

GTP(3.2~6.6Gbps)

GTR(6.0Gbps)

GTX(12.5Gbps)

GTH(16.3Gbps)

GTZ(28.05Gbps)

GTY(32.75Gbps)

GTM(58.0Gbps)


7 Series and 6 Series(Spartan)

GTP(3.2~6.6Gbps) Power optimized

GTX(12.5Gbps) low jitter and strongest qualization 이니 Xtrong(던킨 커피냐!) 인가?

GTH(16.3Gbps) High performance

GTZ(28.05Gbps) Jitter니까 Z?


UltraScale

GTR(6.0Gbps) integRated? pRotocol?

GTH(16.3Gbps) High performance

GTY(32.75Gbps) X 다음꺼라 Y?

GTM(58.0Gbps) Maximum performance


  • UltraScale+ GTR (6.0 Gb/s): Easiest integration of common protocols to the Zynq Processor Subsystem
  • UltraScale+ GTH (16.3 Gb/s): Low power & high performance for the toughest backplanes
  • UltraScale+ GTY (32.75 Gb/s): Maximum NRZ performance for the fastest optical and backplane applications; 33G transceivers for chip-to-chip, chip-to-optics, and 28G backplanes
  • UltraScale GTH (16.3 Gb/s): Low power & high performance for the toughest backplanes
  • UltraScale GTY (30.5 Gb/s): High performance for optical and backplane applications; 30G transceivers for chip-to-chip, chip-to-optics, and 28G backplanes
  • UltraScale+ GTM (58 Gb/s): Maximum performance using PAM4 for 58G chip-to-chip, chip-to-optics, and backplane applications
  • 7 Series GTP (6.6 Gb/s): Power optimized transceiver for consumer and legacy serial standards
  • 7 Series GTX (12.5 Gb/s): Lowest jitter and strongest equalization in a mid-range transceiver
  • 7 Series GTH (13.1 Gb/s): Backplane and optical performance through world class jitter and equalization
  • 7 Series GTZ (28.05 Gb/s): Highest rate, lowest jitter 28G transceiver in a 28nm FPGA
  • Spartan-6 GTP (3.2 Gb/s): Power and cost optimized transceiver for cost-sensitive applications


아무튼.. 웬지 조만간 쓸모없이 이런거 해볼지도...?!

[링크 : https://www.xilinx.com/products/technology/high-speed-serial.html]

  [링크 : https://www.xilinx.com/support/documentation/user_guides/ug482_7Series_GTP_Transceivers.pdf]

  [링크 : https://www.xilinx.com/support/documentation/user_guides/ug476_7Series_Transceivers.pdf]


공식적인 약어는 없다는데

[링크 : https://forums.xilinx.com/t5/Virtex-Family-FPGAs/What-does-GTP-GTX-stand-for/td-p/18238]


RocketIO를 흡수하면서 생겨난 기술이라. 

그걸 추적하면 무언가 있을거 같은데 찾기 귀찮음..

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Posted by 구차니

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embeded/FPGA - XILINX2018.01.30 23:50

altera와 비교되는 용어를 찾아 보는중


Processing System (PS)

Programmable Logic (PL)

[링크 : https://www.xilinx.com/support/documentation/data_sheets/ds190-Zynq-7000-Overview.pdf]


HPS에 대응하는게 PS 라는것 정도?

PL에 대응하는 용어는 FPGA나 LE 정도?


Cyclone V SoC Hard Processor System

[링크 : https://www.altera.com/products/fpga/features/cyv-soc-hps.html]

[링크 : https://www.altera.com/products/soc/portfolio/arria-10-soc/arria10-soc-hps.html]

Posted by 구차니

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embeded/FPGA - XILINX2018.01.23 16:49

artix는 지원하나 모르겠네..



Virtex-6 and 7-Series devices support the use of both HMAC and AES keys. 

Spartan devices only have the AES key option. 

[링크 : https://www.xilinx.com/support/answers/52881.html]

[링크 : https://www.xilinx.com/support/documentation/application_notes/xapp1239-fpga-bitstream-encryption.pdf]


7 시리즈는 모두 지원을 하는 것으로 근래 변경된 듯?

The original plan was the smaller Artix would not have the AES/HMAC and XADC blocks.

This was changed pretty recently - now all 7 series devices will be uniform in the support of these features. 

[링크 : https://forums.xilinx.com/t5/7-Series-FPGAs/AES-encryption-in-Artix-7/td-p/156150]


표에 의하면 Spartan-7중 XC7S6 XC7S15는 제외 나머지 전 모델은 AES/HMAC을 지원하는 것으로 보인다.

[링크 : https://www.xilinx.com/support/documentation/selection-guides/7-series-product-selection-guide.pdf]


Encryption, Readback, and Partial Reconfiguration

In all 7 series FPGAs (except XC7S6 and XC7S15), the FPGA bitstream, which contains sensitive customer IP, can be protected with 256-bit AES encryption and HMAC/SHA-256 authentication to prevent unauthorized copying of the design. The FPGA performs decryption on the fly during configuration using an internally stored 256-bit key. This key can reside in battery-backed RAM or in nonvolatile eFUSE bits. Most configuration data can be read back without affecting the system's operation. Typically, configuration is an all-or-nothing operation, but Xilinx 7 series FPGAs support partial reconfiguration. This is an extremely powerful and flexible feature that allows the user to change portions of the FPGA while other portions remain static. Users can time-slice these portions to fit more IP into smaller devices, saving cost and power. Where applicable in certain designs, partial reconfiguration can greatly improve the versatility of the FPGA. 

[링크 : https://www.xilinx.com/support/documentation/data_sheets/ds180_7Series_Overview.pdf]

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Posted by 구차니

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embeded/FPGA - XILINX2018.01.07 11:39

원래 목적은

microBlaze가 포함되지 않은 순수한 FPGA 영역을 위한 bitstream 용량 확인


RTL 로 된 간단한 프로젝트 빌드에 성공!

(Clock 어쩌구 된거 하려니 Clock wizard 써서 머 해라해라 해서 포기 ㅠㅠ)


synthesis까진 문제없는데

implement 단계에서 넘어가고

bitstream 만들때 DRC 어쩌구 하면서 에러가 뜨는데,

 [DRC UCIO-1] Unconstrained Logical Port: 57 out of 71 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined.  To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1].  NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run.  Problem ports: wbInputData[29], wbInputData[28], wbInputData[27], wbInputData[25], wbInputData[24], wbInputData[23], wbInputData[21], wbInputData[20], wbInputData[18], wbInputData[17], wbInputData[16], wbInputData[15], wbInputData[14], wbInputData[13], wbInputData[12]... and (the first 15 of 57 listed).


핀이름이 막 써있길래 메뉴 뒤적뒤적 해보니까 Window-I/O Ports 라고 있고


먼지 몰라서 Fixed에 체크 안된녀석들이 에러를 내는거 같아서 전부 체크하고 다시 bitstream 만드니 완성!


일단.. artix-7 xc7a35tcsg325-1 기준으로

약 2.08MB 정확하게는 2192012byte의 용량이 FPGA 순수 설정 용량으로 보이고

플래시 덤프해서, 칩셋 맞춰주고 만든 bitstream 용량으로 잘라내면 잘 되지 않을까?


+

2018.01.10

DE0-nano를 빌드해서 나온 녀석을 보니..

718663에 끝나는것으로 보인다. 약.. 700KB 확실히. artix-7이 더 고급이라고 보면 되려나?

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Posted by 구차니

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embeded/FPGA - XILINX2017.12.19 15:49

기능적으로 동일

  • Vivado HL Design / Vivado HL WebPack 
  • Vivado HL System / 30일 트라이얼
WebPack 보다 Lab Edition이 기능이 떨어짐
WebPack은 HL Design 보다 지원하드웨어가 부족, Partial Reconfiguration은 구매 필요

300~400만원 선은 하겠네 ㄷㄷ

[링크 : https://www.xilinx.com/products/design-tools/vivado.html#buy]


Vivado와 비슷한 제약사항을 따름

[링크 : https://www.xilinx.com/products/design-tools/ise-design-suite.html]



ISE는 모든 에디션에서 Partial Reconfiguration을 구매해야 하지만

Vivado는 Trial도 제공하는 기능으로 구성상 차이가 조금 있음

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embeded/FPGA - XILINX2017.12.10 15:39

de0 nano에서 고민중 ㅜㅜ

일단 가장 큰 차이는

DE0-nano는 FPGA만 딸랑있고 LAN이나 USB나 이런거 하나도 없다보니

회로 구성을 해야하니 이래저래 부담인데..


Features:

  • Xilinx Artix-35T FPGA:
    • 33,280 logic cells in 5200 slices (each slice contains four 6-input LUTs and 8 flip-flops);
    • 1,800 Kbits of fast block RAM;
    • Five clock management tiles, each with a phase-locked loop (PLL);
    • 90 DSP slices;
    • Internal clock speeds exceeding 450MHz;
    • On-chip analog-to-digital converter (XADC).
    • Programmable over JTAG and Quad-SPI Flash
  • System Features:
    • 256MB DDR3L with a 16-bit bus @ 667MHz
    • 16MB Quad-SPI Flash
    • USB-JTAG Programming circuitry (USB Micro cable required, NOT INCLUDED). 
    • Powered from USB or any 7V-15V source
  • System Connectivity:
    • 10/100 Mbps Ethernet
    • USB-UART Bridge
  • Interaction and Sensory Devices
    • 4 Switches
    • 4 Buttons
    • 1 Reset Button
    • 4 LEDs
    • 4 RGB LEDs
  • Expansion Connectors:

[링크 : http://store.digilentinc.com/arty-a7-artix-7-fpga-development-board-for-makers-and-hobbyists/]

[링크 : http://www.devicemart.co.kr/1358485] 26만 ㄷㄷㄷ




일단은.. 아래 링크는 먼저 찾은

FPGA에 부트로더와 리눅스 이미지를 합쳐서 굽는 법

그러니까.. Configuration Memory에 가티 올려진다는 의미구만?


Digilent Arty board and Linux - Part 5 - Storing FPGA, Linux and Bootloader into the QSPI Flash

[링크 : http://rdepablos.merlitec.com/Storing-system-into-the-QSPI-Flash]


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