embeded/FPGA2017.12.14 13:58

아 제발 ㅠㅠ


중고로운 평화나라에서 DE0-nano와 고민중인

Digilent ARTY-A7

멀티터치 포함해서 16만원인데

얘는 그래도 주변기기랑 Zynq 내장이라 확실히 사양면에서는 업그레이드

돈도 업그레이드! ㅠㅠ


[링크 : http://store.digilentinc.com/multi-touch-display-shield-smart-display/] 69.99$

[링크 : http://store.digilentinc.com/arty-a7-artix-7-fpga-development-board-for-makers-and-hobbyists/] 99.00$


[링크 : http://inipro.net/goods_detail.php?goodsIdx=617366] 86,900 (VAT 별도)

[링크 : http://inipro.net/goods_detail.php?goodsIdx=617453] 169,00$ (VAT 별도)



+

2017.12.15

적고보니 이상해서 다시보니.

arty a7은 artix-7 이라 zynq는 아니고

arty z7이 zynq

zynq는 zybo라고 다른 녀석인데 이니프로 사이트 보니 25만원 정도 하겠네 ㅠㅠ


아무튼.. 중고나라 이미지를 찾아보니 A7인거 같은데 고민이네..

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embeded/FPGA2017.12.14 13:44

ASSP랑 ASIC를 비교하는데

무슨 차이인지 모호하다.. 그냥 단독 기능용 칩이라고 하면 되려나?

USB 인터페이스 칩을 ASSP로 보는데

그렇게 따지면.. ASSP는 ASIC에 포함되고

범용화된 사용 단일 기능 칩들은 모두 ASSP가 되는 듯..


Application-specific standard product

[링크 : https://en.wikipedia.org/wiki/Application-specific_standard_product]


ASSPs

Application-specific standard parts (ASSPs) are designed and implemented in exactly the same way as ASICs. This is not surprising, because they are essentially the same thing. The only difference is that an ASSP is a more general-purpose device that is intended for use by multiple system design houses. For example, a standalone USB interface chip would be classed as an ASSP. 

[링크 : https://www.eetimes.com/author.asp?doc_id=1322856]

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embeded/FPGA2017.12.11 20:14

FPGA 문서들을 보다 보니 IP가 어쩌구 나오는데

Internet Protocol의 그 IP가 아닌거 가탕서 찾아 보니


IP Core라고 하기도 하고 IP라고도 하는데 일단 약자 자체는

지적자산(Intellectual Property)


ip  core

[링크 : http://whatis.techtarget.com/definition/IP-core-intellectual-property-core]

[링크 : https://wiki.kldp.org/HOWTO/html/CPU-Design-HOWTO/ip.html]

[링크 : https://www.intel.co.kr/content/www/kr/ko/fpga/ip-and-design-tools.html]

[링크 : https://www.altera.com/support/support-resources/support-centers/ethernet-support.html]

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embeded/FPGA2017.12.10 15:39

de0 nano에서 고민중 ㅜㅜ

일단 가장 큰 차이는

DE0-nano는 FPGA만 딸랑있고 LAN이나 USB나 이런거 하나도 없다보니

회로 구성을 해야하니 이래저래 부담인데..


Features:

  • Xilinx Artix-35T FPGA:
    • 33,280 logic cells in 5200 slices (each slice contains four 6-input LUTs and 8 flip-flops);
    • 1,800 Kbits of fast block RAM;
    • Five clock management tiles, each with a phase-locked loop (PLL);
    • 90 DSP slices;
    • Internal clock speeds exceeding 450MHz;
    • On-chip analog-to-digital converter (XADC).
    • Programmable over JTAG and Quad-SPI Flash
  • System Features:
    • 256MB DDR3L with a 16-bit bus @ 667MHz
    • 16MB Quad-SPI Flash
    • USB-JTAG Programming circuitry (USB Micro cable required, NOT INCLUDED). 
    • Powered from USB or any 7V-15V source
  • System Connectivity:
    • 10/100 Mbps Ethernet
    • USB-UART Bridge
  • Interaction and Sensory Devices
    • 4 Switches
    • 4 Buttons
    • 1 Reset Button
    • 4 LEDs
    • 4 RGB LEDs
  • Expansion Connectors:

[링크 : http://store.digilentinc.com/arty-a7-artix-7-fpga-development-board-for-makers-and-hobbyists/]

[링크 : http://www.devicemart.co.kr/1358485] 26만 ㄷㄷㄷ




일단은.. 아래 링크는 먼저 찾은

FPGA에 부트로더와 리눅스 이미지를 합쳐서 굽는 법

그러니까.. Configuration Memory에 가티 올려진다는 의미구만?


Digilent Arty board and Linux - Part 5 - Storing FPGA, Linux and Bootloader into the QSPI Flash

[링크 : http://rdepablos.merlitec.com/Storing-system-into-the-QSPI-Flash]


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embeded/FPGA2017.12.08 22:45

configuration flash memory에 저장되는 데이터는 어떤 포맷인가 검색을 해봤는데

LSB 로 저장된다 정도만 알았을 뿐이지 어떤 식으로 구현이 적용되는지

포맷 자체가 어떤지는 알 수가 없네...


MCU의 파일이야 ELF 포맷이라던가 그런식으로 존재하는데..

얘는 로직셀에 직접 쓰여지고 적용되는 거니..

당연(?)할지 모르겠지만 altera나 xilinx의 제품간의 바이너리가 호환될리는...

당연히 없을려나?


그나저나 이녀석.. 쓰는건 드럽게 느리고

켜지는건 드럽게 빠른데 도대체 이유를 모르겠네..


BIT Swapping in PROM Files
The PROM Formatter produces a PROM file in which the bits within a byte are swapped compared to the bits in the input BIT file. Bit swapping (also called bit mirroring) reverses the bits within each byte.
Image
In a bitstream contained in a BIT file, the Least Significant Bit (LSB) is always on the left side of a byte. But when a PROM programmer or a microprocessor reads a data byte, it identifies the LSB on the right side of the byte. In order for the PROM programmer or microprocessor to read the bitstream correctly, the bits in each byte must first be swapped so they are read in the correct order.

The bits are automatically swapped for all of the PROM formats: MCS, EXO, BIN and TEK. For a HEX file output, bit swapping is on by default, but it can be turned off by deselecting a Swap Bits option. 

[링크 : https://www.xilinx.com/itp/xilinx10/isehelp/pim_r_promformatter_files.htm]


Bob Stein
February 22nd, 2014, 12:02 PM

Found the answer (http://quartushelp.altera.com/current/mergedProjects/reference/glossary/def_rbf.htm). It is LSB first. 

[링크 : https://alteraforum.com/forum/archive/index.php/t-36022.html]

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embeded/FPGA2017.12.08 22:30


KU025/KU035/KU040은 Configuration Flash Memory가 128Mb로 동일하다(16MB)

[링크 : https://www.xilinx.com/.../ug570-ultrascale-configuration.pdf]


하지만 로직 셀의 갯수는 318/444/530 으로 점점 커지는데..

편의상 세개를 하나의 패밀리로 동일 용량을 쓰도록 정책적으로 하는 걸려나?

아무튼.. 128,055,264 bit 는 16006908 Byte 이고 15631KB이고 15.26MB 이다.

16MB는 134,217,728bit

가장 많은 KU040을 기준으로 보면 530K 로직셀이고

128,055,264 / 530,000를 하면 241.6 bit 가 평균으로 나온다.

로직셀 하나당 약 30Byte의 설정이 필요한건가?

[링크 : https://www.xilinx.com/.../ultrascale-fpga-product-selection-guide.pdf]


vertex-5 시리즈를 먼저 찾았는데 계산하기가 용이하지 않아서 일단 패스~

[링크 : http://web.cecs.pdx.edu/~greenwd/fprog.pdf]

[링크 : https://www.xilinx.com/support/documentation/data_sheets/ds100.pdf]

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embeded/FPGA2017.12.07 18:15

읽어볼만한 내용인것 같아서 링크!

[링크 : http://fpga.tistory.com/28]

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embeded/FPGA2017.12.06 15:33

아키텍쳐가 다른 것에 대한 비교는 무의미 하지만

그래도 굳이 하자면..

xilinx는 6 input 이고 altera는 4 input 이라

1.3배 정도 쳐주면 된다 라는 결론?


adaptive logic module (ALM)

logic elements (LEs)

[링크 : https://www.altera.com/en_US/pdfs/literature/wp/wp-01003.pdf]

LUT, Logic Cell and Logic Element are all the same to me: the most basic FPGA general logic primitive. Xilinx use LUT, Altera LE, microsemi/lattice possibly something else.

The problem is, they are not the same. In their most recent architecture, Xilinx use 6-input LUT and altera 4-input LUT. They are aggregated in logic blocks which has other features like fast-carry chain, registers and distributed memory.

Converting to system gates is useful, but don't forget it's also a marketing war. A Xilinx FPGA should fit 1.5 times the logic of an Altera FPGA, since it's LUT have 6 instead of 4, right? Well, it largely depends on the design, if the design can't use 6-inputs much, the unused ones are wasted. Same with fast-carry logic, I don't know if they count that in equivalent gate number, but be advised that number is inflated.

System gates is a common measure of ASIC design complexity. The same design on two different foundries should have similar system gates number, as waste is not really an issue for ASIC.

If you're looking for an FPGA. I suggest you choose your vendor, port enough of your design to get an idea of how big a FPGA you need and choose a FPGA with an upgrade path (if you want to market). If it's for a single prototype, just use the biggest FPGA you can afford. 

[링크 : https://stackoverflow.com/.../relation-between-luts-logic-cell-logic-elements-system-gates]


[링크 : http://ee.sharif.edu/~asic/Docs/fpga-logic-cells_V4_V5.pdf]



Cyclone IV 에는 LEs(Logic Elements)가

Logic array blocks (LABs) contain groups of LEs. 

Each LAB consists of the following features: 

■ 16 LEs

[링크 : https://www.altera.com/en_US/pdfs/literature/hb/cyclone-iv/cyiv-51002.pdf]


Cyclone V 에는 ALM이 언급되는데 LEs는 PCIe 관련으로 몇개의 LE가 사용된다 정도의 언급만 있다.

High-performance FPGA fabric Enhanced 8-input ALM with four registers 


The PCIe endpoint support includes multifunction support for up to eight functions, as shown in the following figure. The integrated multifunction support reduces the FPGA logic requirements by up to 20,000 LEs for PCIe designs that require multiple peripherals. 

[링크 : https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/cyclone-v/cv_51001.pdf]


근데.. LEs와 ALM을 동시에 표기한게 보이네.. 도대체 ALM과 LE의 연관이 어떻게 되는거야..

[링크 : https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/cyclone-v/cv_51001.pdf]


위에꺼랑 연관지어서 보면.. 25000 LEs = 9434 ALM 이고

평균적으로(?) 2.6LEs = 1 ALM 이 되는 건가?


음.. 아무튼 ALE와 LEs의 연관은 모르겠으나.. 

결론은 성능과 비용 사이에서 적절한 LUT4를 택했다 인가?

Designing the ALM The ALM is radically different from any other FPGA logic block, offering a number of major innovations. Getting from a classic 4-LUT with a single register block (with associated carry logic) to the ALM required a detailed understanding of customer requirements and a large investment in researching the tradeoffs of various architectures. Our pursuit for a larger LUT was inspired by research results indicating that a basic 6-LUT could yield a 14% performance improvement by reducing the number of levels of logic elements on the critical paths of circuits. Unfortunately, this performance increase also had a large area penalty, a 17% area increase resulting from a larger LUT-mask and more inputs for the LUT. Figure 4 illustrates the tradeoff between cost and delay for different sizes of LUTs. The basic approach in designing the ALM was to investigate building a larger LUT to reduce levels of logic and increase performance, but to also avoid the area increase by efficiently dividing the larger LUT into smaller LUTs when appropriate, as illustrated by the dashed line. The ability to divide a LUT is what makes it “adaptive.”  

[링크 : https://www.altera.com/en_US/pdfs/literature/wp/wp-01003.pdf]

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embeded/FPGA2017.12.06 13:17

엌.. cyclone이 그래도 메인급인줄 알았는데 아니었네..

cyclone 쏘리~ zynq 같은 거랑 비교했다니 억울했겠다.. ㅋㅋ


[링크 : https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/sg/product-catalog.pdf]


아무튼 Stratix는 LEs 갯수가 어마어마 하다

모델명 숫자가 k 단위니.. 큰건 5M LEs를 포함한다.(드럽게 비쌀 듯..)

[링크 : https://www.altera.com/products/fpga/stratix-series/stratix-10/overview.html]


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embeded/FPGA2017.12.06 11:56

언제 살진 모르겠지만.. 웬지 살거 같으니 조사? ㅋㅋ


일단.. nios2 돌릴려면 외부 SDRAM을 달아줘야 하는데..

(DE0-Nano 뒷편에 32MB SDRAM이 FPGA용이 아니라 nios 2를 위한 SDRAM 이었나?)

도대체... nios2에서 돌릴 OS/프로그램은 어디에 구워지는거지?

[링크 : https://sikpigs.wordpress.com/2013/09/28/nios-ii-on-de0-nano/]

[링크 : https://sikpigs.wordpress.com/2013/09/30/adding-sdram-for-nios-ii-on-de0-nano/]

[링크 : https://www.altera.com/.../tt_nios2_hardware_tutorial.pdf]

[링크 : https://www.youtube.com/watch?v=oQWr-T6MX10]

[링크 : http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=49&No=656]

[링크 : http://www.emb4fun.de/fpga/nutos1/]


+

2017.12.07

EPCS64를 탭재하는데 계산해보니. 64Mbit = 8MB 플래시가 EPCS로 쓰고 있고

FPGA 설정에 얼마의 용량을 쓰는지 모르겠지만

EPCS를 Nios 2의 용량으로 일부 사용하는 듯.

FPGA 내부적으로는 플래시 컨트롤러를 추가해서 어떻게 쓰는것 같은데

플래시 컨트롤러에서 EPCS의 일정 어드레스를 겹치지 않도록 해주려나?


Now the system contains a CPU, the Sys ID and an external SDRAM. The next step will be to add the EPCS Controller. Therefore select "Library > Memories and Memory Controllers > External Memory Interfaces > Flash Interfaces > EPCS Serial Flash Controller" and click the "Add..." button. We will use the default values of the wizard, press "Finish". Important, rename "epcs_flash_controller_0" to "epcs_flash_controller".

[링크 : http://www.emb4fun.de/fpga/nutos1/]


+

2017.12.10

5.1 Downloading the JIC file into the DE0-Nano Board

[링크 : ftp://ftp.altera.com/up/pub/Altera_Material/13.1/Tutorials/DE0-Nano/Using_DE0-Nano_Flash.pdf]

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