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  7. 2017.11.09 FPGA / CPLD 차이..?
  8. 2009.12.17 CPLD, FPGA
Programming/VHDL VERILOG2017.12.11 20:59

VHDL과 베릴로그를 검색해보니 두개가 그렇게 시기적으로 차이나는 것도 아니지만

언어적 접근 방법의 차이로 인해서 많이 갈라지게 된 듯?

VHDL은 하드웨어 적인 접근이고

Verilog는 프로그래밍 언어적인 접근이라고 하면 되려나?


VHDL

1983 DoD / ieee 1076-1987 / ada, pascal

[링크 : https://en.wikipedia.org/wiki/VHDL]

VHSIC Hardware Description Language

[링크 : https://en.wikipedia.org/wiki/VHSIC]


Verilog

1983~1984 early ,cadence design system / ieee 1364-1995 / c

Verilog is a portmanteau of the words "verification" and "logic"

[링크 : https://en.wikipedia.org/wiki/Verilog]

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Programming/VHDL VERILOG2017.12.10 23:45

VHDL 책 보고 정리중.

나중에 verilog도 한번 봐야겠다.


일단 프로그래머 입장에서 보는 차이라고 해야하나?

연산자가 의외로 많이 다르다 -ㅁ-

 C VHDL 

== 

<= 

!= 

/= 


주석(comment)는 한줄짜리만 있고 여러줄 짜리는 없는 듯 하다.

 C

 VHDL 

 //

 -- 


동작적 모델링 - process() - 순차기술문(sequential)

                     case-when

                     signal - 병행기술문(concurrent) (?)

데이터 흐름 모델링 - when-else

                            with-select-when

구조적 모델링 - component

                      port map 


signal은 내부 회로(entity)간의 연결시 사용

architecture design of vhdl_test is

    signal k : std_logic_vector(2 downto 0)

begin

end 


process는 k의 값이 변할때 마다 수행(트리거?)

process(k)

end

begin


case-when c의 switch-case에 비슷한 구성이고

default:는 when others => null에 대응된다.

case k is

      when "000" =>

              out <= 1;

              out2 <= 2;

      when "000" => D <= "00000001";

      when others => null;

end case;


with-select-when은 모든 조건에 대해서 테스트 해야 한다.

(case-when 처럼 when others가 먹히지 않는 듯)

문장의 끝이 아니라 ;가 아닌 ,로 표시됨에 주의

with s select

    y <= i(0) when "00",

    y <= i(1) when "01",

    y <= i(2) when "10",

    y <= i(3) when "11";


if - elsif - else 이며 위의 연산자에서 보았듯 =는 할당(assign)이 아닌 비교(equal) 이다.

조금 익숙하게(?) elseif 정도는 좀 해주지 -_-

if diff = -2 then

;

elsif diff = -1 then

;

else

;

endif;


동기클럭사용

falling 과 rising edge에 대응하는 if문

-- clk : std_logic;

rising_edge(clk)

if(clk'event and clk='1') then 


falling_edge(clk) 


when-else는 일종의 우선순위를 가지고 위에서 부터 비교해서 가장 위의 것이 실행된다.

(머.. if-else랑 무슨 차이가 있으려나?)

architecture ...

begin

       y <= i(0) when S="00" else

               i(1) when S="01" else

               i(2) when S="10" else

               i(3);


[링크 : http://www.hanbit.co.kr/store/books/look.php?p_code=B5175626637]

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Programming/VHDL VERILOG2017.12.08 13:19

음.. 이래서 ieee1164 라고 쓰여진거였나 보군...

1364의 경웅는 verilog 추가이고.. 1164 까지는 VHDL 인 듯



[링크 : http://www.micc.unifi.it/seidenari/wp-content/uploads/2010/01/vhdl.pdf]

[링크 : http://www.ics.uci.edu/~jmoorkan/vhdlref/Synario%20VHDL%20Manual.pdf]

[링크 : http://www.srmuniv.ac.in/ramapuram/sites/ramapuram/files/EC308.pdf]

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Programming/VHDL VERILOG2017.12.07 23:11

뜬금없이 공부중!

일단.. 기본적인 문법은 아래와 같다.

대충 보면.. c++ 이나 begin-end 나오는 VB 같기도 하고..


cortex-m3로 따지면 

entity는 입출력 방향과 드라이버 모드 및 핀의 갯수를 설정하고

architecture 에서 해당 entity의(함수?) 내용을(함수 구현) 기재한다.



VHDL을 이용한 FPGA 디지털 설계 실급부터 응용까지

[링크 : http://www.kyobobook.co.kr/product/detailViewKor.laf?barcode=9788979146707]


1.2 기본 논리 게이트의 VHDL 설계

library ieee;

use ieee.std_logic_1164.all; entity AndOr_vhdl is port( a,b : in std_logic; and_out, or_out, not_out : out std_logic); end AndOr_whdl; architecture design of AndOr_vhdl is begin and_out <= a and b; or_out <= a or b; not_out <= not a; end design;


+

[링크 : https://www.altera.com/support/support-resources/design-examples/design-software/vhdl.html]


의외로(?) if - else, switch - case 같은 제어는 보이는데 

for,while 루프는 존재하지 않네(너무 C언어 개발자 티내나? -ㅁ-)

[링크 : http://webdocs.cs.ualberta.ca/~amaral/courses/329/labs/VHDL_Reference.html]

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Programming/VHDL VERILOG2017.12.03 23:49

altera 라고 무조건 CPLD에 직접 퓨징하는게 아니라..

SRAM을 지원하는 제품이 altera에도 있다라고 알고 있던 지식을 정정해야 할 듯..

예전에 한백전자 셋트에서 cyclone 4 였던거 같은데

얘도 SRAM 기반으로 자일링스 처럼 SPI 플래시가 달린 녀석인가 보네..


[링크 : https://cms3.koreatech.ac.kr/sites/yjjang/down/dsys08/M04_fpga.pdf]

[링크 : http://blog.daum.net/trts1004/12109265]

[링크 : https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/cfg/cyc_c51014.pdf]


EPCS - EPC Single

EPCQ - EPC Quad

EPC - Enhanced Programmable Configuration


EPCS - Erasable Programmable Configurable Serial

Source: page1-1 of Nios II Flash Programmer User Guide.

[링크 : https://www.alteraforum.com/forum/showthread.php?t=38512]



+

DE0-Nano를 살까 고심중


+

학교 실습에서 쓰던건 다른 녀석인데(HBE-EMPOS 2 였던걸로.. PXA255)

아무튼 CIS 카메라 쓴다고 FPGA에서 cyclone2에 quartous 였나? 이걸로 구웠는데..

비슷한 구조인가 모르겠다..

[링크 : http://www.hanback.co.kr/board/download_file.php?ASN=26_1447944412&BDN=BD1142&IDX=6]


예전 자료 뒤져서 찾아보니.. Configuration Device라고 있는걸 봐서는..

Altera 이녀석도 xiliinx 처럼 외부 SPI EEPROM을 달고 거기다가 프로그램 써서 작동 시키는 듯?


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Programming/VHDL VERILOG2017.12.02 20:55

ISE에서 Vivado로 바뀌었는데

은근 자료는 ISE만 많이 나오네..


아무튼!

vivado에서 Verilog와 VHDL을 작성은 가능한데

그렇다고 해서 라이센스 문제로 HDL 언어로 작성된 라이브러리를

ALTERA나 다른 CPLD/FPGA에 쓰는건 라이센스 문제가 있다 정도?

[링크 : https://forums.xilinx.com/.../Transfer-the-HLS-generated-Verilog-HDL-to-Altera-s-FPGA/td-p/676583]


다르게 보면.. HDL로 작성된걸 altera에서 빌드해서 올리는데 기술적으로는 문제가 없다는 건가?

HDL은 하드웨어 표현 언어니까.. 특정 하드웨어에 종속된 언어가 아닌건가?

[링크 : https://www.xilinx.com/training/courses/designing-with-vhdl.html]

[링크 : https://www.xilinx.com/training/courses/designing-with-verilog.html]

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Programming/VHDL VERILOG2017.11.09 09:33

FPGA - Field-programmable gate array

[링크 : https://en.wikipedia.org/wiki/Complex_programmable_logic_device]


CPLD - Complex Programmable Logic Device

[링크 : https://en.wikipedia.org/wiki/Complex_programmable_logic_device]



여기 내용이 맞는진 모르겠지만..

CPLD(altera)는 로직을 굳혀서 별도의 외부 플래시가 필요없고

FPGA(xilinx)는 FPGA내 SRAM에 외부 플래시의 내용을 올리는 방식이라 외부 플래시기 필수인가?

(일단 artix-7나 kintex-7는 외부 플래시 필수이긴 하니..)

[링크 : http://cooa.tistory.com/entry/20048324430]


+

MAX V 라는 녀석인데

보드에 i2c / spi eeprom이 실장되지 않은 채 판매가 되고 있다.

CPLD 내부에 플래시가 들었거나 로직 게이트 자체를 바로 프로그래밍 하는 개념 인가?

별도의 외부 프로그램을 적재할 공간이 존재하지 않는 것이 xilinx와의 차이로 보인다.


[링크 : https://www.altera.com/.../manual/rm_maxv_cpld_dev_board.pdf]

    [링크 : https://www.altera.com/products/boards_and_kits/dev-kits/altera/kit-max-v.html]

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Posted by 구차니

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Programming/VHDL VERILOG2009.12.17 17:25
두개 차이가 먼지 모르겠다. ㅋㅋ

The main distinction between FPGA and CPLD device architectures is that FPGAs are internally based on Look-up tables (LUTs) while CPLDs form the logic functions with sea-of-gates (e.g. sum of products).

[링크 : http://en.wikipedia.org/wiki/Complex_programmable_logic_device]


[링크 : http://en.wikipedia.org/wiki/Field-programmable_gate_array]

[링크 : http://en.wikipedia.org/wiki/Verilog]
[링크 : http://en.wikipedia.org/wiki/VHSIC_Hardware_Description_Language]
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TAG CPLD, FPGA

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